Verilog HDL中未说明的线网
在VerilogHDL中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为1位线网。可以使...
日期：2007-04-29阅读：1384
Verilog HDL中向量和标量线网
在定义向量线网时可选用关键词scalared或vectored。如果一个线网定义时使用了关键词vectored,那...
日期：2007-04-29阅读：3859
Verilog HDL寄存器类型表示
有5种不同的寄存器类型。*reg*integer*time*real*realtime1.reg寄存器类型寄存器数据类型reg是最...
日期：2007-04-29阅读：5941
Verilog HDL简介
VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。...
日期：2007-04-29阅读：1883
HDL模块指南
模块是Verilog的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一...
日期：2007-04-29阅读：1414
Verilog HDL的时延
VerilogHDL模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实例。assign#2Sum=...
日期：2007-04-29阅读：1560
Verilog HDL数据流描述方式
用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值...
日期：2007-04-29阅读：2044
Verilog HDL行为描述方式
设计的行为功能使用下述过程语句结构描述：1)initial语句：此语句只执行一次。2)always语句：此...
日期：2007-04-29阅读：3070
Verilog HDL结构化描述形式
在VerilogHDL中可使用如下方式描述结构:1)内置门原语(在门级)；2)开关级原语(在晶体管级)；3)用...
日期：2007-04-29阅读：2099
Verilog HDL混合设计描述方式
在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例...
日期：2007-04-29阅读：1669
Verilog HDL设计模拟
VerilogHDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励...
日期：2007-04-29阅读：1739
Verilog HDL中的标识符
VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标...
日期：2007-04-29阅读：2508
Verilog HDL中的注释
在VerilogHDL中有两种形式的注释。/*第一种形式:可以扩展至多行*///第二种形式:在本行结束。3.3...
日期：2007-04-29阅读：2646
Verilog HDL系统任务和函数
以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计...
日期：2007-04-29阅读：2803
Verilog HDL编译指令
以`（反引号）开始的某些标识符是编译器指令。在Verilog语言编译时，特定的编译器指令在整个编译...
日期：2007-04-29阅读：2895
Verilog HDL的real和realtime类型
实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：realreal_reg1,real_reg2,...,re...
日期：2007-04-29阅读：7861
Verilog HDL参数描述及举例
参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明...
日期：2007-04-29阅读：1991
Verilog HDL操作符集
VerilogHDL中的操作符可以分为下述类型：1)算术操作符2)关系操作符3)相等操作符4)逻辑操作符5)按...
日期：2007-04-29阅读：4410
Verilog HDL算术操作结果的长度
算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长...
日期：2007-04-29阅读：1389
Verilog HDL关系操作符
关系操作符有：*>（大于）*=（不小于）*45结果为假（0），而：52<8'hxFF结果为x。如果操作...
日期：2007-04-29阅读：1137
Verilog HDL相等关系操作符
相等关系操作符有:*==（逻辑相等）*!=（逻辑不等）*===（全等）*!==（非全等）如果比较结果为假...
日期：2007-04-29阅读：2978
Verilog HDL逻辑操作符
逻辑操作符有:*&&(逻辑与)*(逻辑或)*！(逻辑非)这些操作符在逻辑值0或1上操作。逻辑操作...
日期：2007-04-29阅读：1837
Verilog HDL移位操作符
移位操作符有:*>(右移)移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空...
日期：2007-04-29阅读：3982
Verilog HDL表达式种类
常量表达式是在编译时就计算出常数值的表达式。通常，常量表达式可由下列要素构成:1)表示常量文...
日期：2007-04-29阅读：1469
Verilog HDL中的内置基本门
VerilogHDL中提供下列内置基本门：1)多输入门：and,nand,or,nor,xor,xnor2)多输出门：buf,not3)...
日期：2007-04-29阅读：1835
Verilog HDL的三态门
三态门有:bufif0bufif1notif0notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输...
日期：2007-04-29阅读：5414
Verilog HDL门时延
可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带...
日期：2007-04-29阅读：2428
Verilog HDL实例数组
当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明(范围说明也能够在模块实例语...
日期：2007-04-29阅读：5157
Verilog HDL简单示例
下面是4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外)，在门实例语...
日期：2007-04-29阅读：1455
Verilog HDL 2-4解码器举例
2-4解码器电路的门级描述如下：moduleDEC2×4(A,B,Enable,Z);inputA,B,Enable;output[0:3]Z;wire...
日期：2007-04-29阅读：1973
