Verilog HDL结构化描述形式
在VerilogHDL中可使用如下方式描述结构:1)内置门原语(在门级)；2)开关级原语(在晶体管级)；3)用...
日期：2007-04-29阅读：2042
Verilog HDL混合设计描述方式
在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例...
日期：2007-04-29阅读：1580
Verilog HDL设计模拟
VerilogHDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励...
日期：2007-04-29阅读：1693
Verilog HDL中的标识符
VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标...
日期：2007-04-29阅读：2464
Verilog HDL中的注释
在VerilogHDL中有两种形式的注释。/*第一种形式:可以扩展至多行*///第二种形式:在本行结束。3.3...
日期：2007-04-29阅读：2599
Verilog HDL系统任务和函数
以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计...
日期：2007-04-29阅读：2767
Verilog HDL编译指令
以`（反引号）开始的某些标识符是编译器指令。在Verilog语言编译时，特定的编译器指令在整个编译...
日期：2007-04-29阅读：2862
Verilog HDL的real和realtime类型
实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：realreal_reg1,real_reg2,...,re...
日期：2007-04-29阅读：7812
Verilog HDL参数描述及举例
参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明...
日期：2007-04-29阅读：1949
Verilog HDL操作符集
VerilogHDL中的操作符可以分为下述类型：1)算术操作符2)关系操作符3)相等操作符4)逻辑操作符5)按...
日期：2007-04-29阅读：4374
Verilog HDL算术操作结果的长度
算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长...
日期：2007-04-29阅读：1336
Verilog HDL关系操作符
关系操作符有：*>（大于）*=（不小于）*45结果为假（0），而：52<8'hxFF结果为x。如果操作...
日期：2007-04-29阅读：1121
Verilog HDL相等关系操作符
相等关系操作符有:*==（逻辑相等）*!=（逻辑不等）*===（全等）*!==（非全等）如果比较结果为假...
日期：2007-04-29阅读：2387
Verilog HDL逻辑操作符
逻辑操作符有:*&&(逻辑与)*(逻辑或)*！(逻辑非)这些操作符在逻辑值0或1上操作。逻辑操作...
日期：2007-04-29阅读：1814
Verilog HDL移位操作符
移位操作符有:*>(右移)移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空...
日期：2007-04-29阅读：3932
Verilog HDL表达式种类
常量表达式是在编译时就计算出常数值的表达式。通常，常量表达式可由下列要素构成:1)表示常量文...
日期：2007-04-29阅读：1432
Verilog HDL中的内置基本门
VerilogHDL中提供下列内置基本门：1)多输入门：and,nand,or,nor,xor,xnor2)多输出门：buf,not3)...
日期：2007-04-29阅读：1799
Verilog HDL的三态门
三态门有:bufif0bufif1notif0notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输...
日期：2007-04-29阅读：5339
Verilog HDL门时延
可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带...
日期：2007-04-29阅读：2374
Verilog HDL实例数组
当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明(范围说明也能够在模块实例语...
日期：2007-04-29阅读：5076
Verilog HDL简单示例
下面是4-1多路选择电路的门级描述。注意因为实例名是可选的(除用于实例数组情况外)，在门实例语...
日期：2007-04-29阅读：1417
Verilog HDL 2-4解码器举例
2-4解码器电路的门级描述如下：moduleDEC2×4(A,B,Enable,Z);inputA,B,Enable;output[0:3]Z;wire...
日期：2007-04-29阅读：1947
Verilog HDL 连接运算符
4.6.6连接运算符连接操作是将小表达式合并形成大表达式的操作。形式如下：{expr1,expr2,...，exp...
日期：2007-04-29阅读：4581
Verilog HDL条件语句
4.7条件语句if语句的语法如下：if(condition_1)procedural_statement_12004-08-16第25页，共41页...
日期：2007-04-29阅读：6480
Verilog HDL 结构建模--模块端口
模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型（即wire类型）。输出...
日期：2007-04-29阅读：1809
Verilog HDL 结构建模实例化语句
5.3实例化语句1.例化语法一个模块能够在另外一个模块中被引用，这样就建立了描述的层次。模块实...
日期：2007-04-29阅读：5212
Verilog HDL 数据流建模 --连续赋值语句
6数据流建模在3.3.2节中，我们已经初步了解到数据流描述方式，本节对数据流的建模方式进一步讨论...
日期：2007-04-29阅读：4539
verilog HDL 结构化建模具体实例
5.4结构化建模具体实例对一个数字系统的设计，我们采用的是自顶向下的设计方式。可把系统划分成...
日期：2007-04-29阅读：2634
Verilog HDL 数据流建模--*-阻塞赋值语句
6.2阻塞赋值语句“=”用于阻塞的赋值，凡是在组合逻辑（如在assign语句中）赋值的请用阻塞赋值。...
日期：2007-04-29阅读：1256
Verilog HDL行为建模--- 过程赋值语句
7.3过程赋值语句VerilogHDL中提供两种过程赋值语句initial和always语句，用这两种语句来实现行为...
日期：2007-04-29阅读：2522
