Verilog讨论组精彩内容摘录(一)
问题：我遇到了一个问题，希望能得到帮助。我在用FPGA（ALTERA10K30）做仿真实验时，内部的计数...
日期：2007-04-29阅读：1386
HDL与PLD/FPGA参考书籍
《VHDL入门与应用》陈雪松滕立中人民邮电出版社2000.12ISBN7-115-08950-7/TP.1943RMB32.00基本概...
日期：2007-04-29阅读：2181
Verilog 的文本编辑器
随着电路规模的增大和复杂，传统的图形输入模式已不可行。语言描述电路成为潮流。它的方便性和好...
日期：2007-04-29阅读：5930
Verilog HDL值集合
VerilogHDL有下列四种基本的值：1)0：逻辑0或“假”2)1：逻辑1或“真”3)x：未知4)z：高阻注意这...
日期：2007-04-29阅读：1340
Verilog HDL整型数
整型数可以按如下两种方式书写：1)简单的十进制数格式2)基数格式1.简单的十进制格式这种形式的整...
日期：2007-04-29阅读：2415
Verilog HDL中的实数形式
实数可以用下列两种形式定义：1)十进制计数法；例如2.05.67811572.120.12.//非法：小数点两侧必...
日期：2007-04-29阅读：2569
Verilog HDL字符串表示
字符串是双引号内的字符序列。字符串不能分成多行书写。例如:"INTERNALERROR""REACHED－>HERE...
日期：2007-04-29阅读：4423
Verilog HDL线网类型
线网数据类型包含下述不同种类的线网子类型。*wire*tri*wor*trior*wand*triand*trireg*tri1*tri0...
日期：2007-04-29阅读：2027
Verilog HDL的wire和tri线网
用于连接单元的连线是最常见的线网类型。连线与三态线(tri)网语法和语义一致；三态线可以用于描...
日期：2007-04-29阅读：8857
Verilog HDL中wor和trior线网
线或指如果某个驱动源为1，那么线网的值也为1。线或和三态线或(trior)在语法和功能上是一致的。w...
日期：2007-04-29阅读：3046
Verilog HDL中未说明的线网
在VerilogHDL中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为1位线网。可以使...
日期：2007-04-29阅读：1284
Verilog HDL中向量和标量线网
在定义向量线网时可选用关键词scalared或vectored。如果一个线网定义时使用了关键词vectored,那...
日期：2007-04-29阅读：3721
Verilog HDL寄存器类型表示
有5种不同的寄存器类型。*reg*integer*time*real*realtime1.reg寄存器类型寄存器数据类型reg是最...
日期：2007-04-29阅读：5723
Verilog HDL简介
VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。...
日期：2007-04-29阅读：1799
HDL模块指南
模块是Verilog的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一...
日期：2007-04-29阅读：1251
Verilog HDL的时延
VerilogHDL模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实例。assign#2Sum=...
日期：2007-04-29阅读：1463
Verilog HDL数据流描述方式
用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值...
日期：2007-04-29阅读：1887
Verilog HDL行为描述方式
设计的行为功能使用下述过程语句结构描述：1)initial语句：此语句只执行一次。2)always语句：此...
日期：2007-04-29阅读：2990
Verilog HDL结构化描述形式
在VerilogHDL中可使用如下方式描述结构:1)内置门原语(在门级)；2)开关级原语(在晶体管级)；3)用...
日期：2007-04-29阅读：1923
Verilog HDL混合设计描述方式
在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例...
日期：2007-04-29阅读：1488
Verilog HDL设计模拟
VerilogHDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励...
日期：2007-04-29阅读：1601
Verilog HDL中的标识符
VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标...
日期：2007-04-29阅读：2381
Verilog HDL中的注释
在VerilogHDL中有两种形式的注释。/*第一种形式:可以扩展至多行*///第二种形式:在本行结束。3.3...
日期：2007-04-29阅读：2519
Verilog HDL系统任务和函数
以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计...
日期：2007-04-29阅读：2708
Verilog HDL编译指令
以`（反引号）开始的某些标识符是编译器指令。在Verilog语言编译时，特定的编译器指令在整个编译...
日期：2007-04-29阅读：2774
Verilog HDL的real和realtime类型
实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：realreal_reg1,real_reg2,...,re...
日期：2007-04-29阅读：7674
Verilog HDL参数描述及举例
参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明...
日期：2007-04-29阅读：1877
Verilog HDL操作符集
VerilogHDL中的操作符可以分为下述类型：1)算术操作符2)关系操作符3)相等操作符4)逻辑操作符5)按...
日期：2007-04-29阅读：4306
Verilog HDL算术操作结果的长度
算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长...
日期：2007-04-29阅读：1281
Verilog HDL关系操作符
关系操作符有：*>（大于）*=（不小于）*45结果为假（0），而：52<8'hxFF结果为x。如果操作...
日期：2007-04-29阅读：1100
