Verilog HDL模型中的所有时延都根据时间单位定义。 下面是带时延的连续赋值语句实例。
assign #2 Sum = A ^ B;
#2指2个时间单位。
使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义，如下所示:
` timescale 1ns /100ps
此语句说明时延时间单位为1ns并且时间为100ps (时间是指所有的时延必须被限定在0.1ns内)。 如果此编译器指令所在的模块包含上面的连续赋值语句, #2 代表2ns。
如果没有这样的编译器指令, Verilog HDL
模拟器会指定一个缺省时间单位。IEEE Verilog HDL 标准中没有规定缺省时间单位。
