约束编辑器一

约束编辑器（Constraint Editor）是ISE中做约束设置的辅助工具，其图形化操作界面极大地方便了约...

日期：2008-09-16阅读：3108

分组约束

延时路径的起点是芯片的输入和内部有效同步元件的输出，终点是芯片的输出和内部有效同步元件的输...

日期：2008-09-16阅读：1949

特定约束FROM TO

特定约束就是用FROM TO约束来定义两个TIMEGROUPs之间的延时，路径的起点和终点可以是PAD、寄存器...

日期：2008-09-16阅读：4798

Xilinx FPGA器件的去耦网络设计范例

在设计XilinxFPGA器件去耦网络时，首先需要用ISE1O的设计工具规划器件的每个输入／输出块(Bank)...

日期：2008-09-16阅读：2599

输出偏移约束

输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整...

日期：2008-09-16阅读：2451

ISE软件中为源同步中

在ISE软件中为源同步接口增加了datasheet报告的新功能,目的是帮助设计者在FPGA实现之后明白时钟...

日期：2008-09-16阅读：2300

实际应用的DDR时序

接下来我们会一步步地生成输入偏移约束，以便读者容易理解。图1描述了上升数据的时序，假定周期...

日期：2008-09-16阅读：4143

配置FPGA器件时的常见问题

在配置FPGA器件时的常见问题及其解决方法。　　(1)当模式改变后，同时需要修改产生位流文件中的...

日期：2008-09-16阅读：2854

有多种定义输入偏移约束的方式

图1所示为实际的边沿对齐DDR接口，其中考虑了时钟抖动和数据边界。 　　图1 实际的边...

日期：2008-09-16阅读：1976

ISE的语言模板

ISE的语言模板中提供了系统同步接口的输入偏移约束，它按照不同的设计情形给出了许多例子，目的...

日期：2008-09-16阅读：2442

FPGA器件配置流程

Xilinx的FPGA器件配置流程共有4个阶段，每个阶段分别执行不同的命令和操作。这4个阶段分别为配置...

日期：2008-09-16阅读：2126

典型的系统同步应用的数据和时钟

图1给出了典型的系统同步应用的数据和时钟关系，时钟周期是10ns。为了更接近实际，数据有效窗口...

日期：2008-09-16阅读：1731

FPGA中增加SPI和BPI配置模式

在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好处是成本低、设计者选择余地大及配置方便等优...

日期：2008-09-16阅读：18887

FPGA器件配置模式

只有成功配置可编程逻辑器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3种模式，分别为并...

日期：2008-09-16阅读：3452

FPGA器件配置电平和接口标准

Xilinx的所有FPGA器件都基于SRAM的内部结构，因此为在每次FPGA加电后开始工作之前必须将配置数据...

日期：2008-09-16阅读：7122

输入偏移约束最常用的一种形式

输入偏移约束最常用的一种形式是OFFSET IN BEFORE，它定义的是数据先于采样时钟多长时间有效；另...

日期：2008-09-16阅读：2003

输入引脚的建立和保持时间要求

首先看看对输入引脚的建立和保持时间要求，图1所示的模型给出了一个包含数据和时钟路径的输入电...

日期：2008-09-16阅读：2529

周期约束分析

周期〈Period）约束的对象是该时钟所驱动的所有同步元件之间的路径，但是不会覆盖如图1所示的A、...

日期：2008-09-16阅读：3628

ISE 10.1提供其他Tcl命令

除了上一节中介绍的Tcl的脚本管理功能之外，通过ISE10.x工具的TclShell还可以执行几乎所有的综合...

日期：2008-09-16阅读：2716

可编程逻器件应用SRLC 16

在Xilinx的FPGA中，4输入的查找表可以配置成一个16位的移位寄存器来使用。这对于一些移位寄存器...

日期：2008-09-16阅读：2580

基于FPGA内部的FIFO设计

在FPGA设计中，内部的FIFO设计是 个不可或缺的内容，其设计的质师会直接影响FPGA的逻辑容量和时...

日期：2008-09-16阅读：6652

在逻辑设计中选择状态机的类型

在逻辑设计中，经常用到二进制(S1＝001、S2＝010、S3＝011及S4＝100等)、枚举(S1＝100，S2＝110...

日期：2008-09-16阅读：2012

复制逻辑以提高器件的工作速度

复制逻辑的原理类似于复制寄存器，当某个逻辑的输出延迟较大时，可以采用复制逻辑的方式来缩短网...

日期：2008-09-16阅读：1587

并行逻辑与串行逻辑

逻辑设计中经常会遇到并行和串行逻辑的概念，并行逻辑通常需要大量的逻辑块输入，如图1所示。采...

日期：2008-09-16阅读：2118

全局时钟缓冲器（BUFG）和第2全局时钟资源

对于一些高扇出的信号，可以利用没有被使用的全局时钟缓冲器和第2全局时钟资源来改善设计的性能...

日期：2008-09-16阅读：3155

评估逻辑设计的工作速度

当采用查找表结构FPGA进行设计时，设计者关心的另一个问题是所设计电路的工作速度和性能估计。尽...

日期：2008-09-16阅读：1685

逻辑器件的同步设计

在设计逻辑和电路时，经常会遇到这样的问题。即采用普通集成电路实现的设计...

日期：2008-09-16阅读：1764

可编程逻辑器件PLA乘积项阵列

PLA可编程逻辑阵列的特点是具有可编程的“与”门阵列和“或”门阵列。PAL的可编程阵列逻辑只有“...

日期：2008-09-12阅读：6232

CoolRunner-II器件的逻辑结构

器件的工作速度利灵活的内部结构往往是设计者在选择器件时非常关心的因素，这些因素完全取决于逻...

日期：2008-09-12阅读：1655

全局复位及局部复位设计

随着FPGA设计越来越复杂，芯片内部的时钟域也越来越多，使全局复位已不能够...

日期：2008-09-12阅读：3123