CoolRunner-II器件的宏单元Macrocell

在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟...

日期：2008-09-17阅读：1967

针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）

Actel公司宣布其Libero®集成开发环境(IDE)增添全新的功耗优化和增强的设计创建功能。全新的L...

日期：2008-09-17阅读：2693

新款高性能硬件仿真器——Wind River ICE 2（风河）

风河系统公司（WindRiver）发布全新的高性能硬件仿真器——WindRiverICE2，由此将会帮助设备制造...

日期：2008-09-17阅读：3782

基于 Virtex®-5 FXT FPGA 的新款开发套件（Xilinx）

赛灵思公司（Xilinx）推出一款强大的开发工具套件，用于构建基于PowerPC®440和MicroBlaze...

日期：2008-09-17阅读：3028

芯片封装设计-SPB 16.2版本（Cadence）

Cadence设计系统公司近日发布了SPB16.2版本，全力解决电流与新出现的芯片封装设计问题。这次的最...

日期：2008-09-17阅读：2743

PathTracin9是某条路径的设置窗口

PathTracin9是选择打开或关闭分析某条路径的设置窗口，用户可以选择是否分析一些特别路径，如Lat...

日期：2008-09-16阅读：1914

通过连线逃一步筛选要分析的路径

Filter Paffis By Nets是进一步筛选要分析的路径范围的设置窗口，用户可以通过选择包括或不包括...

日期：2008-09-16阅读：1417

Options－设置分析选项的窗口

Options是设置分析选项的窗口，用户可以设置器件的速度等级、每条约束报告的路径数目及报告的类...

日期：2008-09-16阅读：1697

使用时序分析器

我们先来看看时序分析器如何打开，单独运行版本，可以从ISE的程序启动目录下打开，如图1所示。　...

日期：2008-09-16阅读：3040

时序分析器的用户界面

时序分析器可以从ISE工程中打开，在【Processes】窗口中展开【Map】目录，双击【AnalyzePostˉMA...

日期：2008-09-16阅读：2090

时序后析器

时序分析器TimingAnalyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序报告，用户...

日期：2008-09-16阅读：1654

约束编辑器三

“Registers to be Placed In IOB”是用来指导工具将指定寄存器MAP或I/O寄存器的约束。　　“Mem...

日期：2008-09-16阅读：1693

FPGA高性能数字信号处理能力的来源

数字信号处理意味着大量的运算，而此类运算分解到最基础的部分就是乘加结构。DSP处理器之所以有...

日期：2008-09-16阅读：1441

约束编辑器二

双击对应的空格可以在弹出的对话框中设置OFFSET约束，如图1和图2所示。　　图1 设置OFFSET参数及...

日期：2008-09-16阅读：2187

可编程逻辑器件接地设计

信号接地处理和地线设计也是高速FPGA设计的一部分，设计一个好的接地系统非常重要。接地的方法可...

日期：2008-09-16阅读：1643

约束编辑器一

约束编辑器（Constraint Editor）是ISE中做约束设置的辅助工具，其图形化操作界面极大地方便了约...

日期：2008-09-16阅读：2998

分组约束

延时路径的起点是芯片的输入和内部有效同步元件的输出，终点是芯片的输出和内部有效同步元件的输...

日期：2008-09-16阅读：1899

特定约束FROM TO

特定约束就是用FROM TO约束来定义两个TIMEGROUPs之间的延时，路径的起点和终点可以是PAD、寄存器...

日期：2008-09-16阅读：4694

Xilinx FPGA器件的去耦网络设计范例

在设计XilinxFPGA器件去耦网络时，首先需要用ISE1O的设计工具规划器件的每个输入／输出块(Bank)...

日期：2008-09-16阅读：2507

输出偏移约束

输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整...

日期：2008-09-16阅读：2371

ISE软件中为源同步中

在ISE软件中为源同步接口增加了datasheet报告的新功能,目的是帮助设计者在FPGA实现之后明白时钟...

日期：2008-09-16阅读：2230

实际应用的DDR时序

接下来我们会一步步地生成输入偏移约束，以便读者容易理解。图1描述了上升数据的时序，假定周期...

日期：2008-09-16阅读：4074

配置FPGA器件时的常见问题

在配置FPGA器件时的常见问题及其解决方法。　　(1)当模式改变后，同时需要修改产生位流文件中的...

日期：2008-09-16阅读：2763

有多种定义输入偏移约束的方式

图1所示为实际的边沿对齐DDR接口，其中考虑了时钟抖动和数据边界。 　　图1 实际的边...

日期：2008-09-16阅读：1898

ISE的语言模板

ISE的语言模板中提供了系统同步接口的输入偏移约束，它按照不同的设计情形给出了许多例子，目的...

日期：2008-09-16阅读：2380

FPGA器件配置流程

Xilinx的FPGA器件配置流程共有4个阶段，每个阶段分别执行不同的命令和操作。这4个阶段分别为配置...

日期：2008-09-16阅读：2032

典型的系统同步应用的数据和时钟

图1给出了典型的系统同步应用的数据和时钟关系，时钟周期是10ns。为了更接近实际，数据有效窗口...

日期：2008-09-16阅读：1660

FPGA中增加SPI和BPI配置模式

在Xilinx新一代的FPGA中增加了SPI和BPI配置模式，好处是成本低、设计者选择余地大及配置方便等优...

日期：2008-09-16阅读：18728

FPGA器件配置模式

只有成功配置可编程逻辑器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3种模式，分别为并...

日期：2008-09-16阅读：3325

FPGA器件配置电平和接口标准

Xilinx的所有FPGA器件都基于SRAM的内部结构，因此为在每次FPGA加电后开始工作之前必须将配置数据...

日期：2008-09-16阅读：7048