安捷伦发表SystemVue 2008 电子系统级EDA平台
安捷伦公司(NYSE:A)针对电子系统级(ESL)设计推出一款新的EDA平台SystemVue2008。这款新平台把高...
日期：2008-09-17阅读：3067
CoolRunner-II器件的使用双沿触发寄存器
在CoolRunner-II器件中每个宏单元的触发器都具有双沿触发(DET)的功能，这个特性可以进一步提高器...
日期：2008-09-17阅读：2927
CoolRunner-II器件的多逻辑级的传输延迟
对于复杂的逻辑结构，需要通过AIM将多级逻辑组合。如图所示为利用反馈通道构成的二级逻辑传输模...
日期：2008-09-17阅读：1455
CoolRunner-II器件的多乘积项传输延迟
这种传输模型比单个乘积项传输模型要复杂一些，需要计算其他乘积项的延迟之和TLOGI2。乘积项可以...
日期：2008-09-17阅读：1350
CoolRunner-II器件的单个乘积项传输延迟
在ISE 10设计工具中，当对设计进行综合、实现及时序分析后会生成详细的时序报告。其中可提供详细...
日期：2008-09-17阅读：1469
CoolRunner-II器件的时序模型描述
Coo1Runner-Ⅱ器件外部信号从引脚进入器件后通过输入/输出模块级内部互连矩阵AIM从AIM再分配到各...
日期：2008-09-17阅读：1640
CoolRunner-II器件的输入/输出模块
输入／输出模块(I/O Block)用于实现功能模块与输入/输出引脚之间的连接。与其他厂家的CPLD相比，...
日期：2008-09-17阅读：4081
CoolRunner-II器件的内部互连矩阵
在CoolRunner-II器件中，内部互连矩阵（Advanced Interconnect Matrix，AIM）用于CPLD内部功能模...
日期：2008-09-17阅读：1919
新款图形化系统设计平台的版本—LabVIEW 8.6
NI隆重发布了可应用于控制、测试及嵌入式系统开发的图形化系统设计平台的最新版本——LabVIEW8.6...
日期：2008-09-17阅读：2573
CoolRunner-II器件的宏单元Macrocell
在CoolRunner-II器件的每个功能块中有16个独立的宏单元，每个宏单元由触发器、多路选择器及时钟...
日期：2008-09-17阅读：2025
针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）
Actel公司宣布其Libero®集成开发环境(IDE)增添全新的功耗优化和增强的设计创建功能。全新的L...
日期：2008-09-17阅读：2728
新款高性能硬件仿真器——Wind River ICE 2（风河）
风河系统公司（WindRiver）发布全新的高性能硬件仿真器——WindRiverICE2，由此将会帮助设备制造...
日期：2008-09-17阅读：3846
基于 Virtex®-5 FXT FPGA 的新款开发套件（Xilinx）
赛灵思公司（Xilinx）推出一款强大的开发工具套件，用于构建基于PowerPC®440和MicroBlaze...
日期：2008-09-17阅读：3080
芯片封装设计-SPB 16.2版本（Cadence）
Cadence设计系统公司近日发布了SPB16.2版本，全力解决电流与新出现的芯片封装设计问题。这次的最...
日期：2008-09-17阅读：2772
PathTracin9是某条路径的设置窗口
PathTracin9是选择打开或关闭分析某条路径的设置窗口，用户可以选择是否分析一些特别路径，如Lat...
日期：2008-09-16阅读：1956
通过连线逃一步筛选要分析的路径
Filter Paffis By Nets是进一步筛选要分析的路径范围的设置窗口，用户可以通过选择包括或不包括...
日期：2008-09-16阅读：1437
Options－设置分析选项的窗口
Options是设置分析选项的窗口，用户可以设置器件的速度等级、每条约束报告的路径数目及报告的类...
日期：2008-09-16阅读：1729
使用时序分析器
我们先来看看时序分析器如何打开，单独运行版本，可以从ISE的程序启动目录下打开，如图1所示。 ...
日期：2008-09-16阅读：3112
时序分析器的用户界面
时序分析器可以从ISE工程中打开，在【Processes】窗口中展开【Map】目录，双击【AnalyzePostˉMA...
日期：2008-09-16阅读：2149
时序后析器
时序分析器TimingAnalyzer是用来对设计进行时序分析的工具，也可以用来合看已有的时序报告，用户...
日期：2008-09-16阅读：1699
约束编辑器三
“Registers to be Placed In IOB”是用来指导工具将指定寄存器MAP或I/O寄存器的约束。 “Mem...
日期：2008-09-16阅读：1757
FPGA高性能数字信号处理能力的来源
数字信号处理意味着大量的运算，而此类运算分解到最基础的部分就是乘加结构。DSP处理器之所以有...
日期：2008-09-16阅读：1478
约束编辑器二
双击对应的空格可以在弹出的对话框中设置OFFSET约束，如图1和图2所示。 图1 设置OFFSET参数及...
日期：2008-09-16阅读：2246
可编程逻辑器件接地设计
信号接地处理和地线设计也是高速FPGA设计的一部分，设计一个好的接地系统非常重要。接地的方法可...
日期：2008-09-16阅读：1686
约束编辑器一
约束编辑器（Constraint Editor）是ISE中做约束设置的辅助工具，其图形化操作界面极大地方便了约...
日期：2008-09-16阅读：3087
分组约束
延时路径的起点是芯片的输入和内部有效同步元件的输出，终点是芯片的输出和内部有效同步元件的输...
日期：2008-09-16阅读：1934
特定约束FROM TO
特定约束就是用FROM TO约束来定义两个TIMEGROUPs之间的延时，路径的起点和终点可以是PAD、寄存器...
日期：2008-09-16阅读：4776
Xilinx FPGA器件的去耦网络设计范例
在设计XilinxFPGA器件去耦网络时，首先需要用ISE1O的设计工具规划器件的每个输入／输出块(Bank)...
日期：2008-09-16阅读：2572
输出偏移约束
输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整...
日期：2008-09-16阅读：2437
ISE软件中为源同步中
在ISE软件中为源同步接口增加了datasheet报告的新功能,目的是帮助设计者在FPGA实现之后明白时钟...
日期：2008-09-16阅读：2279
