MOSFET结构
MOS
晶体管是一种四端器件，由栅极 (G)、漏极 (D)、源极 (S) 和体 (B) 组成。图 1 显示了两种类型的 MOS 晶体管：N 沟道 MOSFET (NMOS) 和 P 沟道 MOSFET (PMOS)。一般来说，这两种通道类型的行为是相反的。
NMOS 和 PMOS 原理图，带有栅极、漏极、源极和主体符号。
图 1. NMOS 和 PMOS 原理图符号。图片由尼古拉斯·圣约翰提供
输入电压连接至栅极端子。电压电平决定漏极电流，即从漏极流向源极端子的电流。在NMOS晶体管中，漏极的电压通常高于源极的电压；PMOS 的情况正好相反。
，我们有体端子，它连接到晶体管所在的基板。NMOS 晶体管的体端子连接到电路中尽可能低的电压（单电源系统中的接地），而 PMOS 体端子连接到电压电平（电路的 V DD ）。
在数字电路中，源极和体端子通常连接在一起。因此，您可能会看到示意图将 MOSFET 显示为仅具有栅极、源极和漏极的三端器件。
图 2 比较了左侧 NMOS 晶体管与右侧 PMOS 晶体管的基本物理结构。两个晶体管均构建在轻掺杂 P 的硅衬底之上。这对于
集成电路内的任何晶体管都是如此。
NMOS 和 PMOS 器件的物理结构。
图 2. NMOS 和 PMOS 晶体管的物理结构。图片由UT 达拉斯分校提供
绝缘体（通常是二氧化硅）放置在硅衬底的顶部，并且由多晶硅或金属制成的栅极端子放置在绝缘体的顶部。这是为了防止从栅极端子到源极、漏极和/或体端子的泄漏。
对于 NMOS，源极端子和漏极端子是通过在衬底内创建高 N 掺杂区域来实现的。请注意，源极端子和漏极端子之间没有物理差异，因此它们可以互换。这将我们带到了身体终端。为了提供良好的电连接，它被重掺杂，极性与基板相同。
PMOS器件具有与NMOS相同的结构，但掺杂极性相反。PMOS 主体是整个 P 型衬底内的轻 N 掺杂区域，形成所谓的 N 阱。
晶体管的宽度 (W) 和长度 (L) 会影响其其他特性。这在二维图中很难看到，因此我添加了一个显示三维视图的图（图 3）。
NMOS 晶体管物理结构的三维视图。
图 3.三维 NMOS 晶体管结构。图片由尼古拉斯·圣约翰提供
MOSFET 工作区域
现在我们已经研究了 MOSFET 的基本结构，接下来让我们深入了解其工作原理。
截止区域
MOSFET 的电气行为由其四个端子中每个端子的电压电平决定。对于图 4 中的 NMOS，栅极和漏极端子连接到独立的电压源。源极和主体接地。
施加电压源的 LTspice NMOS 晶体管。
图 4.施加电压源的 NMOS 晶体管。图片由尼古拉斯·圣约翰提供
由于 NMOS 是 N 沟道器件，因此只有在源极和漏极之间形成
电子沟道（因此为负掺杂）时，它才会传导电流。当栅极处于 0 V 时，源极和漏极之间没有沟道，因此没有电流流动。这称为截止区域。
随着栅极电压 ( V GS ) 增加，电子被吸引到栅极下方的区域。终，栅极电压变得足够正以形成沟道，并且电流开始从漏极传导到源极。发生这种情况的电压称为阈值电压( V th )。图 5 显示了漏极电流开始增加的阈值，以及随后的指数I - V曲线。
NMOS 晶体管的漏极电流与栅极电压的关系图。
图 5.图 3 中 NMOS 的漏极电流（y 轴）与栅极电压（x 轴）。图片由 Nicholas St. John 提供
V GS必须大于V th晶体管才能传导电流。当V GS小于V th时，晶体管处于截止状态。
PMOS 晶体管的工作方式相同，只是源极和体与电源电压相关（图 6）。
施加电压源的 LTspice PMOS 晶体管。
图 6.施加电压源的 PMOS。图片由尼古拉斯·圣约翰提供
PMOS晶体管的阈值电压为负。这意味着在晶体管开始导通之前，栅极电压必须比源极电压至少低阈值电压。图 7 绘制了图 6 中 PMOS 的栅极电压和漏极电流。
图 7. PMOS 晶体管的漏极电流（y 轴）与栅极电压（x 轴）。图片由尼古拉斯·圣约翰提供
正如我们所看到的，当 | 时，PMOS 传导更多电流。V GS | 变得大于 | Vth |。
线性区域
现在我们已经介绍了V GS，是时候看看漏源电压 ( V DS ) 如何影响晶体管的电气行为。
假设我们正在研究一个 NMOS，其中V GS > V th，这意味着漏极和源极之间有一个电子通道。如果V DS大于0，电流开始流动。漏极电流将与V DS成比例增加，并且晶体管工作在线性区。该区域的其他常见名称包括
三极管、欧姆和有源。
我们可以通过以下公式计算 NMOS 晶体管的漏极电流 ( I D )：
I_{D}~=~\mu C_{ox} \frac{W}{L} \left[(V_{GS}~-~V_{th} ) V_{DS}~-~ \frac{( V_{DS})^{2} }{2} \右]
等式 1。
在哪里：
μ 是衬底内少数载流子的迁移率
Cox是栅极氧化物的氧化物电容
W
L
是晶体管的宽长比。
对于 PMOS，方程几乎相同，但参考电压被翻转，μ 现在指的是空穴而不是电子：
I_{D}~=~\mu C_{ox} \frac{W}{L} \left[(V_{SG}~-~V_{th} ) V_{SD}~-~ \frac{( V_{SD})^{2}}{2} \右]
等式2。
上述两个方程均取自 Jacob Baker 博士的《CMOS 电路设计、布局和仿真》。 饱和区
如果漏极电压继续增加，终会达到漏极端子开始夹断的点，如图 8 所示。当发生这种情况时，漏极电流将不再像以前那样快速增加 — 事实上，失去与V DS的所有连接。此时晶体管进入饱和区，模拟 IC 中的 MOSFET 通常在此工作。
NMOS 晶体管达到夹断状态。
图 8.晶体管中的夹断。图片由All About Circuits提供
时发生夹断。该值称为过驱动电压( V ov )。
理论上，处于饱和状态的晶体管具有无穷大的阻抗，使其成为出色的电流源。它还具有高电压电流增益或跨导。
从这个方程我们可以看出，一旦晶体管进入饱和状态，漏极电流就与漏极电压无关。只需调整V GS和晶体管尺寸即可减少变化并简化设计。在现实世界中，晶体管的非理想性意味着漏极电压仍然对漏极电流有一些影响。
NMOS 和 PMOS 晶体管的晶体管漏极电流与V DS（或V SD ）的关系。转入饱和区的时间约为 1.5 V。请注意，此时漏极电流曲线的斜率均为零。
MOS 和 PMOS 晶体管的漏极电流与V DS的关系。（宽/长）= 10 微米/2 微米。
即使过驱动电压和晶体管尺寸相同，NMOS 晶体管电流也比 PMOS 大得多。这是因为硅中空穴的迁移率比电子的迁移率慢得多——前者为450 cm 2 /V·s，而后者为约 1300 cm 2 /V·s。结果是 PMOS 漏极电流低得多。因此，许多互补 MOSFET (CMOS) 设计使用宽长比比 NMOS 晶体管大两到三倍的 PMOS 晶体管。
下一个
MOSFET 是高度通用的器件，它们可以充当压控开关、
电阻器或放大器，具体取决于它们工作的区域。在本文中，我们讨论了 MOS 晶体管的主要工作区域和基本物理结构。下次，我们将检查他们的非理想性。
