FAST电路

FAST (Fairchlids Advanced Schottky TTL) 电路是仙童公司用先进肖特基TTL工艺，即等平面工艺制造的。图A示出从平面到等平面工艺晶体管图形及剖面图的变化情况。在等平面工艺中，采用氧化物侧墙代替常规工艺中(图A中 a和b)的p型隔离扩散。在等平面工艺中(图A中d)，发射极同氧化物隔离墙相接，大大减小了器件尺寸和寄生电容。因在掩膜版上和硅片上制刻一个长面窄的矩形比刻出一个宽度相同但短些的矩形要容易些，所以等平面工艺Ⅱ中的发射区可以做得比等平面工艺中的小些，其发射区寄生电容CBE也较小．和泡发射极平面晶体管相比，等平面工艺Ⅱ晶体管的集电区面积减少70％以上，与等平面晶体管相比，面积减小了40％以上。等平面工艺Ⅱ晶体管的寄生电容CBC是平面晶体管和等平面晶体管的60％，这一点对高速电路尤其重要。由于结面积减小及使用2μm的设计尺寸和全离子注入、浅结工艺等措施，使等平面工艺Ⅱ晶体管的fT达到5GHz。

FAST系列采用如图B所示三级结构基本门(二输入与非门)，对于那些在芯片使用的扇出系数小的门可用图C所示的TTL简化门，其延迟时间为亚纳秒，其中输出晶体管T1的电流是通过电阻由电路外边提供的。

FAST的基本门是由T1、T2、T3构成的三级增益电路(图A)，其它TTL电路都是采用两级增益电路结构。在STTL电路中，输入端应用一个多发射极晶体管，在LSTTL电路中，输入端应用一个或一组肖特基二极管。晶体管的直流输入门坎电压(约1.3V)比二极管输入(约l.0V)高，因为标准晶体管的VCES通常只有0.2V，而SBD正向压降约为0.5V。采用晶体管输入时，低电平阈值和噪声问题要比采用二极管输入时小。然而采用晶体管输入时，有以下三个方面的不足。首先是当输入变化时，二极管的时间响应通常比较快，因为二极管结电容有助于电荷流进或流出级晶体管的基极。如采用晶体管输入时，就不存在这种耦合。

同时输入晶体管的CCS 接在级晶体管的基区，也减慢了它的响应速度。其次是当输入晶体管的输入电压很高时，因其处于反问放大区而表现出较大的漏电流。虽然输入晶体管采用SBD箝位能有效地减小输入漏电流IIH，但SBD的引入也使级晶体管(图4.7 Q1管)的基区电容增加。一个不足是晶体管输入具有低的输入击穿电压。在三级电路中，由于增加了增益级，使输出高电平到低电平转换加快。这是因为基极有较小电流就能使其饱和，从而引起T2导通比在两级电路中导通快。

这对于多输入端的与非门电路特别重要，因为在这种电路中增加输入端时，输入端容性负载加大。另一方面，由于三级电路中的T1的基极放电电阻比两级中路输入二极管的阻抗高得多，使T2 放电较慢，所以使输出由低电平至高电平转换慢。在图B中输入端和T2之间接有SBD，D3和D4，可为T2的基区存储电荷和与T2基区相关的寄生电容提供一个通地低阻抗以提高T2的转换速度。但这一功能只有输入信号降到1.2V以下时才起作用。D7和D8的作用同图4.8中D5、D6的作用，都是为了提高电路由高电平至低电平转换速度而设置的。 当T2导通，其集电极电位降低时，D7为T6基极电荷提供一放电通路。

因此D3、D4和D7通过内部结点放电而提高开关速度，在输出电压由高电平向低电平转换时，存储在负载电容中的部分电荷通过D8和T2迅速放电，增大了T3的基极电流，提高了T3的导通速度，R7、R8、T4有源泄放网是STTL电路中的标准形式。 除此以外，FAST电路包含一个D9、D10、D11、T7网络，是为了在输出由低电平向高电平转换时，为T3基极提供一瞬态低阻抗通道，加速T3的截止过程。当Vo上升时，T5的发射极的上升电压产生流过变容二极管D9的偏移电流并瞬时导通T7，由此引起T3基极电平下降并吸收流过T3管CBC米勒电容(图中未标出)的偏移电流。

如果没有D9—T7网络，流过T3管CBC的偏移电流作为T3的基极电流，将使T3截止推迟，亦使转换时T6和T3同时导通时间减少。D7—T7网络起到抑制米勒电容的作用，改善了tPLH，减小了功耗。当T2导通时，D10通过D7对D9完成放电通路。当电路高速工作时，T7通过D11将T3的基极电位下拉到适合的电平而不影响导通速度。图B中输出端D12是箝位二极管，其作用是限制由于信号线或传输线效应的寄生耦合引起的负向过冲。