在电子系统中，时钟是嵌入式系统的 “心跳”，为各组件、子系统以及整个系统提供时序参考和同步。一旦时钟信号出现扰动或失真，极有可能导致系统性能下降或者出现间歇性异常。因此，对时钟信号进行完整表征，无疑是实现可靠嵌入式系统设计的关键所在。而抖动作为描述时钟性能的常用方式，指的是信号边沿相对于理想位置的时间偏差。目前，有多种测量方法可用于表征抖动。本文将着重展示利用 Tektronix 的 5 和 6 系列 MSO 标准及可选功能进行抖动测量的多个示例。
本文主要使用 5 系列 MSO 混合信号示波器对抖动测量进行说明。需要提及的是，6 系列 MSO 和 7 系列 DPO 的操作方式与之相同，并且它们具有更高的带宽和更低的输入噪声。文中展示的许多测量也能够在其他 Tektronix 现代示波器上完成，不过具体的设置可能会有所差异。部分测量依赖于 5、6、7 系列示波器的抖动分析（Advanced Jitter Analysis）可选软件。
一、使用标准自动测量进行时钟抖动表征
现代 Tektronix 示波器提供的标准测量功能，为抖动分析搭建了良好的起始平台。通过这些标准测量，我们可以验证时钟频率是否符合设计要求；结合值和值等统计参数，能够确认时钟脉冲的连续性；同时，标准差（σ）可作为频率稳定性的量化指标，这些统计信息为分析频率变化方式提供了必要依据。
像测量直方图这类标准图形工具，能进一步提供关于测量变化特征的信息。测量系统能够迅速识别异常点，助力工程师发现问题并进入调试阶段。以图 1 所示的 40MHz 时钟为例，其展示了频率、周期和时间间隔误差（TIE）的测量结果。
仅仅依赖均值，可能会给人时钟工作符合设计预期的错觉，在本例中确实也存在这种情况。然而，经验丰富的工程师深知，均值只能反映部分情况。为此，Tektronix 示波器提供了更为全面的测量与分析手段，用于揭示信号的整体特性。当在显示屏右侧开启测量统计信息后，就能全面观察数据情况，其中值和值能够指出存在的异常点。
从图中可以看出，频率直方图的大多数结果集中在 40MHz 附近，但从图表刻度可以判断，仍存在少量偏离该范围的数值，只是出现频率较低。观察橙色的 T4 趋势曲线时会发现，99.999% 的时间内系统是稳定的，仅在少数几个周期中出现短暂变化，随后又恢复稳定。
借助示波器测量系统中的统计工具、曲线图以及值 / 值搜索功能，可以快速定位这些变化，缩放窗口则有助于进一步观察时钟的离散情况。此外，截图顶部的结果表（Results Table）会对这些数据进行汇总，左侧统计代表当前采集结果，右侧统计则表示随时间累积的所有采集结果。图 1 所示的所有测量都属于现代 Tektronix 示波器的标准测量功能。若需要更的抖动分析，比如分离随机抖动和确定性抖动，可以使用可选的 Advanced Jitter and Timing Measurements 功能。
二、利用泰克频谱分析方法
泰克示波器凭借其频谱分析方法，成为市场上能够真正直接从信号中测量抖动分量的示波器。这为工程师提供了一条快速且准确的根源定位路径，无需完全依赖统计近似。
如图 2 所示，时序抖动能够分解为不同组成部分，这有助于分析时序变化的根本原因。Tektronix 专有的频谱分析方法可以直接从信号中测量这些抖动分量，让工程师能够迅速、精准地定位问题根因。在需要时，它还支持双 Dirac 等行业标准统计建模技术，在进行符合性评估的同时，也能支持实际调试分析。下面通过使用抖动分析软件（Advanced Jitter Analysis，选项 DJA）的实际示例，进一步阐述抖动分解的方法以及结果的解读方式。
三、不同时钟信号的抖动分析
40MHz 非调制时钟分析
应用可选的抖动分析软件（Advanced Jitter Analysis，选项 DJA）中的 Jitter Summary 测量组对 40MHz 时钟进行分析，能够发现一些新线索。图 3 中的 Jitter Summary 测量会生成该信号的眼图，测量 TIE（时间间隔误差），绘制 TIE 的直方图和频谱，并将抖动分解为各个组成部分。由于分析设置为使用双边沿，所以在时钟信号上也能看到眼图。
从图 3 的眼图初步判断，由于眼图边沿厚度较薄，说明该时钟信号的抖动较小。实际上，总抖动（TJ@BER）的测量值约为 600ps，大约占 40MHz 时钟周期的 2%。抖动分解结果显示，随机抖动（RJ）分量相对于 25ns 的时钟周期来说非常小。
抖动分解结果表明，确定性抖动（DJ）是主要成分。TIE 直方图呈现出双峰特性，这进一步证明确定性抖动成分较强。该确定性抖动又被进一步分解为周期性抖动（PJ）、数据相关抖动（DDJ）、符号间干扰（ISI）以及占空比失真（DCD）。DJ 与 DJ σ?σ 之间的差异表明，当直方图与双 Dirac 分布模型存在偏差时，模型拟合该数据集所产生的误差。
周期性抖动（PJ）在确定性抖动中占据超过一半的比例。在 TIE 频谱图中可以清晰地观察到频谱分量，在 7MHz、20MHz 和 17MHz 处存在明显的峰值。这表明信号中的抖动包含较强的非相关确定性成分，可能是由电路板或 FPGA 内部的信号串扰引起的。由于该信号为时钟信号而非数据信号，从定义上讲符号间干扰（ISI）为零。从波形可以看到，上升沿与下降沿之间的不对称性导致了占空比失真（DCD）抖动，这意味着时钟波形整形电路仍需要进一步分析和优化。
1.25MHz 时钟分析
图 4 展示了系统中另一个时钟信号的分析结果，该信号呈现出一些不同的抖动特性。从眼图中开口较宽的情况可以判断，该时钟信号的抖动较小。这一点也得到了总抖动（Total Jitter）测量值的进一步验证，其约为 7.6ns，占整个时钟周期的比例小于 0.95%。
抖动分解结果显示，随机抖动（Random Jitter）分量非常小，仅为 73ps，低一个数量级，所以不是问题的关键所在。周期性抖动（Periodic Jitter）也相对较小，在 TIE 频谱图中没有明显的频谱分量，这表明该信号中的抖动与非相关的确定性抖动成分没有显著关联。
由于该信号是时钟信号而非数据信号，所以符号间干扰（ISI）为零。然而，占空比失真（Duty Cycle Distortion）在整体抖动中占据了相当大的一部分。图 5 展示了该时钟信号的持续显示（persistence）结果，信号的下降沿明显变宽，而上升沿保持稳定，这清晰地表明，相对于上升沿，信号的占空比存在显著变化。
如果嵌入式系统始终使用时钟的上升沿，那么这种占空比变化可能不会带来问题。但如果部分电路依赖下降沿或同时依赖两个边沿，这种抖动行为就可能导致系统出现错误或不可靠的运行。
98MHz 扩频时钟分析
本设计中时钟分析的一个示例如图 6 所示，频率测量结果随时间在 98MHz 的平均值附近变化。时钟周期也在变化，这可以从触发点之外波形边沿的水平扩展（smearing）中看出。
在足够长的时间范围和足够多的边沿采集下，测量统计可以对频率变化进行量化。FastAcq 或无限持久性显示（infinite persistence）能够提供一个直观的初步观察，但为了充分体现频率分布范围，还需要更长时间的采集。
频率测量的统计结果可以用于验证时钟是否符合设计规范，但无法帮助我们理解频率是如何变化的。在该示例中，信号为扩频时钟（spread - spectrum clock，SSC），即频率被有意调制，不过该设计是否符合预期，还需要进一步分析。
再次可以看到，Jitter Summary 提供了丰富的信息。频率变化（抖动）主要由周期性抖动（Periodic Jitter）主导，这一点既体现在测量结果中，也体现在呈 “马鞍形” 的 TIE 直方图中。这种 U 形或马鞍形分布来源于信号中存在单一主导的周期性抖动分量。
除了抖动分解和眼图之外，抖动分析软件还提供扩频时钟（SSC）相关测量，例如调制速率（Modulation Rate）、频率偏移（SSC Freq Dev）和转换速率（Slew Rate），并可以绘制 SSC 的调制概览。
开启调制速率测量后，可以在显示界面右侧看到调制速率约为 39kHz。通过图形工具可以进一步观察这些结果在波形中的对应关系。例如 TIE 频谱中在 39kHz 处存在一个明显的尖峰，而橙色的 T4 趋势图则显示出对应的 SSC 轮廓，为一个约 39kHz 的三角波。
由于采用了长时间采集，还可以利用频率测量的统计结果来评估频率变化范围。从值和值可以看出，该时钟的频率在 97MHz 到 100MHz 之间变化。
四、低速串行总线抖动测量
抖动同样会对串行总线的性能产生影响，包括自时钟总线。图 8 展示了一个 500kb/s 差分 CAN 总线发射端信号的抖动分析结果，类似的测量方法也适用于其他串行总线的发射端和接收端。
该分析的步是从串行数据信号中恢复时钟信号。在本例中，软件使用一个环路带宽较窄的锁相环（PLL）进行时钟恢复，从而能够在数据突发之间保持锁定。恢复得到的时钟作为抖动分析的参考。
抖动分解结果显示，发射端的大部分总抖动来源于符号间干扰（ISI），即图 2 中所示的相关抖动。这种抖动与信号的数据速率和数据模式重复有关，通常与传输路径中的阻抗不匹配等问题有关。
另一个实用的功能是门控（gating），可以针对总线中的某一成员进行分析，只显示该成员的眼图。这有助于在多节点总线（如 CAN）中识别是哪一个节点导致了信号质量问题。
五、时钟数据抖动测量
一个示例展示了同步逻辑电路的抖动分析。与前面的示例不同，该电路具有明确的时钟信号，因此抖动测量是针对通道 2 上的数据相对于通道 1 上的时钟进行的（如图 9 右下角所示）。
该电路的时钟频率仅为 1.25MHz，且电路板走线较短，所以信号较为干净。从较低的随机抖动和较大的眼图开口可以看出这一点。由于该电路使用独立的时钟信号，理论上不应存在数据相关抖动。
在该示例中，抖动主要由占空比失真所主导。进一步分析电路发现，该电路的时钟来源于图 5 中的时钟信号。因此，这部分抖动很大程度上是由该时钟信号的占空比失真所引入的。
六、实现可靠的嵌入式设计
抖动在所有数字系统中都是不可避免的客观存在。准确识别抖动的来源，是实现可靠、稳健嵌入式设计的基础。正如本应用笔记中的示例所展示的，Tektronix 提供了一种业界的抖动分析方法：从利用标准测量和统计方法进行频率稳定性表征，到通过 Tektronix 专有的频谱分析方法对抖动进行完整分解，该方法能够直接从信号中测量各个抖动分量。
