在电子领域，MOS 管是一种常见且重要的半导体器件，大家通常见到的 MOS 管多为三个引脚，分别是栅极（G）、漏极（D）和源极（S）。然而，有一种 TO - 247 - 4 封装的 MOS 管却多出了一个引脚，这多出来的第四个引脚究竟有什么作用呢？接下来，我们将深入探讨这个问题。
从常用的三脚 MOS 管说起
MOS 管属于电压驱动型器件。在理想情况下，当给栅极施加一个完美的方波电压时，MOS 管应能在漏极和源极之间迅速做出开关响应。但在实际应用中，情况并非如此理想。
一方面，MOS 管驱动芯片内部通过键合线连接到引脚，而任何导线都具有电感特性。在大电流变化率（di/dt）的情况下，这个寄生电感会产生一个实际的电压降。另一方面，在三脚封装中，功率源极和驱动回路的参考地共用同一条内部键合线和同一个引脚，这就引发了问题。
以开通瞬间为例，当驱动 IC 发出一个 15V 的驱动电压并施加在栅极和源极之间时，漏极电流 Id 会迅速上升，di/dt 很大。此时，它会在共用的源极寄生电感 L 上感应出一个反向电动势 VLS（VLS = L * di/dt），且 VLS 的方向是上负下正。这个反向电动势直接叠加在驱动回路上，使得真正加到 MOS 管芯片栅极和源极之间的有效电压 VGS 变为 VDRV 减去 VLS（VGS = VDRV - VLS）。
参考东芝的应用笔记，能清晰地看到这个物理过程。原本 15V 的驱动电压，到芯片内部可能只剩下 13V 甚至更低。这会导致 MOS 管导通不充分，开关速度变慢，米勒效应加剧。在普通低频应用中，这种矛盾还可以忍受，但在高频、大电流的碳化硅（SiC）和氮化镓（GaN）应用中，它会严重限制效率的提升。
再说四脚 MOS 管
为了提升 MOS 管的效率，TO - 247 - 4 封装的 MOS 管应运而生，其多出的第四个引脚被称为开尔文源极（Kelvin Source，KS），它的出现正是为了解决共源极电感的问题。
四脚 MOS 管的管脚定义如下：1 脚为漏极（D）；2 脚是功率源极（S）；3 脚是开尔文源极（KS）；4 脚为栅极（G）。其思想是将驱动电流回路和功率电流回路彻底分离。
驱动电压 VDRV 加在栅极和开尔文源极之间，开尔文源极在芯片内部是直接从源极金属层上单独引出一根线，不经过走大电流的键合线。这意味着驱动回路里没有大电流 Id 流过，也就不存在 di/dt，不会产生反向电动势 VLS。因此，驱动 IC 输出的电压几乎能毫无损失地全部施加在芯片的栅极和源极之间，即 VGS ≈ VDRV。VGS 足够大时，MOS 管的导通电阻 RDS (on) 就会降低，开关速度也能达到快，从而显著降低开关损耗。
东芝对新一代 SiC MOSFET 进行的对比测试充分说明了这一点。在 VDD = 800V，ID = 20A 的感性负载条件下，与传统 TO - 247 三脚封装相比，TO - 247 - 4 封装的开通损耗（Eon）降低了约 40%。从开通波形可以明显看到，四引脚封装的漏极电流（红色虚线）上升斜率比三引脚（蓝色虚线）陡峭得多，说明其开通速度更快。关断损耗（Eoff）方面，四引脚封装的速度同样更快，Eoff 降低了约 34%。这些损耗的降低对于几百瓦甚至上千瓦的电源来说意义重大，意味着可以使用更小的散热片，或者将效率提高一个多点，这在服务器电源、通信电源、光伏逆变器等领域具有很强的竞争力。
PCB layout 注意事项
这么的器件，在进行 PCB 布局时也有相应的要求，才能充分发挥其优势。原则是驱动回路和功率回路要分开，互不干扰。
对于硬件工程师来说，了解了第四个引脚的本质后，在设计 PCB 时就可以更有针对性地进行布局。例如，栅极驱动电阻要尽量靠近 G 和 KS 引脚放置，以减少寄生电感的影响；驱动回路的面积要尽可能小，降低电磁干扰；功率回路和驱动回路要严格单点接地，避免相互干扰。从驱动 IC 到 G 和 KS 的走线要尽量短且粗，以降低电阻和电感。
