电子电路设计领域，PCB（Printed Circuit Board，印刷电路板）设计是至关重要的环节，它直接影响着电子设备的性能和稳定性。合理的 Layout 布局与布线规则能够有效减少电磁干扰、降低信号损耗，提高电路的可靠性和性能。以下将详细介绍 PCB 设计中不同电路的布局、布线规则及技巧。
降压 DC/DC 电路在电子设备中应用广泛，其原理图和 PCB Layout 设计都有一定的规范。在原理图设计时，要确保各元件参数的准确性和合理性。而在 PCB Layout 方面，有以下关键要点：
- 所有元器件，如输入电容、输出电容、电感、反馈电阻等，应尽可能靠近芯片摆放。这样可以减少信号传输的距离，降低信号干扰和损耗，提高电路的稳定性。
- 输入电容的地、输出电容的地以及芯片的地环路面积要尽量。较小的地环路面积可以减少电磁干扰，提高电路的抗干扰能力。
- 与电感引脚相关的 PCB 铜面积必须尽量减少，以避免潜在的噪音问题。电感在工作时会产生磁场，过大的铜面积可能会感应出额外的电流，从而引入噪音。
升压 DC/DC
升压 DC/DC 电路的设计也需要遵循特定的规则。原理图设计要考虑到电路的升压比、效率等因素。在 PCB Layout 方面，需要注意以下几点：
- 将输出电容器（C2B）尽可能靠近 VOUT 和 GND 引脚，以减少输出电压的波动和干扰。
- 将一个 0.1μF 电容器（C2A）靠近 IC，以降低 PCB 寄生电感。寄生电感会影响电路的高频性能，通过靠近 IC 放置电容器可以有效降低其影响。
- 芯片 VOUT 和 GND 与输出电容器的连接要短而宽，以减少电阻和电感，提高电路的效率。
- 反馈电阻（R1 和 R2）应尽可能靠近 FB 引脚，以确保反馈信号的准确性。
- 保持 FB 线远离噪声源，如开关噪声，避免反馈信号受到干扰。
- 保持输入循环（C1、L1、SW 和 GND）尽可能小，以减少电磁干扰。
- 在 MP3438 附近放置足够的 GND 通孔，以实现良好的散热效果。散热对于芯片的性能和寿命至关重要，足够的 GND 通孔可以提供良好的散热路径。
晶振作为频率器件，其稳定性对于电路板的正常工作至关重要。在电路板上电后，若晶振周边存在较强杂散电磁信号，会直接导致晶振输出频率受到干扰，引发频率偏移，严重时影响电路板正常工作。因此，晶振本身具备抗电磁干扰能力是晶振品质的一个重要特性。在电路板布线时，需要注意以下几点：
- 晶振尽量靠近芯片，走线短且直。这样可以减少信号传输的延迟和干扰，保证晶振信号的稳定性。
- 晶振引出的两根时钟信号线也要短，防止形成发射天线。过长的时钟信号线容易辐射电磁干扰，影响其他电路的正常工作。
- 尽量设计晶振位于远离电磁波干扰区域，如远离电源、天线等器件。电源和天线等器件会产生较强的电磁干扰，远离这些区域可以减少对晶振的影响。
- 振荡电路（振荡单元、振荡电容）应配置在振荡 IC 附近，以减少信号传输的距离和干扰。
- 晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线路。铺地可以提供良好的屏蔽效果，减少外界电磁干扰对晶振的影响。
- 晶振电路做包地处理时需要打大量地孔，否则包地无意义。地孔可以提供良好的接地路径，增强包地的屏蔽效果。
- 四脚晶振，建议晶振走线从内部走，减小晶振的环路。较小的环路可以减少电磁辐射和干扰。
- 振荡电路（振荡单元、振荡电容）应配置在振荡 IC 附近。
- 晶振电路下面的各层都需要铺地，不能放置器件和走线，尤其是高频信号线路。
- 晶振电路做包地处理时需要打大量地孔，否则包地无意义。
- 电源先经过旁路电容，然后再进入晶振。旁路电容可以滤除电源中的高频噪声，保证晶振的稳定工作。
在电路系统中，高速时钟信号线优先级。时钟线是一个敏感信号，频率越高，要求走线尽量简短，以保证信号的失真度达到。
不建议铺铜，虽然晶振下面铺铜不会造成损坏，但这么做会影响晶体振荡器的性能。因为铜层会对晶振的振荡频率产生影响，而且铜层容易受到干扰，从而导致晶振的稳定性下降，严重时甚至可能导致整个电路的工作不稳定。
USB 接口在电子设备中广泛应用，不同版本的 USB 接口有不同的特点。如 USB3.0 的 Data 数据连接原理图所示，USB2.0 为半双工，数据收发在一对差分信号上传输；USB3.0 为全双工，收发信号为独立的传输路径。其次，由于 Sink 端的直流偏置电压和 source 端的直流偏置电压不一样，故需要串入 AC 耦合电容，电容一般取 100nF，一般靠近驱动端放置，电容在设计上要求 ESR ESL（特别重要）尽量小。
- 布局
- USB 应该接口靠近板边或结构定位放置，伸出板边一定位置 (直插除外)，方便插拔。
- ESD、共模电感器件靠近 USB 接口，放置的顺序是 ESD - 共模电感 - 阻容。
- 注意 ESD 和 USB 的距离，留有一定的的间距，考虑后焊的情况。
- 在布局时，尽量使差分线路短，以缩短差分线距离。
- 布线
- USB 要走差分，阻抗控制为 90 欧姆，并包地处理，总长度不要超过 1800mil。
- 尽可能缩短走线长度，优先考虑对高速 USB 差分（RX、TX 差分）的布线，USB 差分走线在走线的时候，尽可以有的减少换层过孔，从而可以更好的做到阻抗的控制，避免信号的反射。
- 过孔会造成线路阻抗的不连续，在每次打孔换层的地方加一对回流地过孔，用于信号回流换层。
- 由于管脚分布、过孔、以及走线空间等因素存在使得差分线长度不匹配，布线长一旦不匹配，时序会发生偏差，还会引起共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在 5mil 以内，补偿按照差分等长规范来进行。
- Type - C 接口的管脚定义
- Type C 接口的 PCB 设计要求
- ESD、共模电感器件靠近 Type C 接口，放置的顺序是 ESD→共模电感→阻容；同样也要注意 ESD 和 Type C 的距离，留有一定的间距，考虑后焊情况。
- TX 信号线的耦合电容应靠近接口放置，RX 信号线的耦合电容由设备端提供。
- Type C 差分走线阻抗控制 90ohm±10％，为了保证阻抗的连续性，应该有良好的参考平面和不跨分割，信号打孔换层时数量不超过 2 个。
- Type - C 有 RX/TX1 - 2 四组差分信号，两组 D + /D - 差分信号 ，一共六对差分线，差分信号线要求至少紧邻一个地平面，两侧都紧邻地平面，走线尽量短，走线长不要超过 6inchs。
- 保证 Type C 差分线长匹配，对内等长误差 < 6mil，等长按照差分等长规范。
- 保证 Type C 差分对于对间或者差分对于其他信号的影响，对内间距建议是大于等于 4 倍 Type C 线宽。与其他信号之间的间距保持尽量大于等于 4 倍 Type C 线宽。
- CC1/CC2 是两个关键引脚，作用很多：探测连接，区分正反面，区分 DFP 和 UFP，也就是主从配置 Vbus，走线时面要加粗处理。
网口模块主要包括 RJ45 网口、变压器、PHY 芯片及主芯片。常见的网口有百兆网口和千兆网口，百兆网口只有两对差分，一对收，一对发，另外四根是备用的；千兆网口有四对差分，两对收，两对发。
- RJ45 和变压器之间的距离尽可能的短，器件布局的原则是通常按照信号流向放置，切不可绕来绕去；以太网转换芯片和变压器之间的距离应尽可能短，一般不超过 5inch。
- 复位电路信号应当尽可能的靠近以太网转换芯片，并且若可能的话应当远离 TX、RX 和时钟信号。
- 时钟电路应当尽可能的靠近以太网转换芯片，远离电路板边缘、其他高频信号、I/O 端口、走线或磁性元件周围。
- 网口的差分尽量走表底层，差分对之间的间距至少 4W 以上。由于管脚分布、过孔、以及走线空间等因素存在，使得差分线长度不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量，因此差分对内的等长约束为 5mil，差分对之间不用进行等长，等长时注意符合差分等长规则。
- RJ45 接口区域：内部所有层挖空处理。RJ45 接口的 G1,G2,G3 和 G4 管脚的走线至少需要加粗至 1mm 以上，跨接电感和电容靠近接口放置，旁边多打地过孔。
- 网络变压器处理：网络变压器所有层挖空（只挖一半，另一半铺铜处理，均匀的打上地过孔
