在设计 5G 应用的电源系统时，设计人员必须考虑此类应用固有的各种频率，从
稳压器的中频到 FPGA 内核的高时钟频率。这种端到端的全双工设计对于优化电源、电源转换和配电过程的性能至关重要。
本文重点讨论如何实现高效的供电网络（PDN）设计。PDN 由连接到电压和接地轨的所有组件组成，包括电源和接地平面布局、无源组件、IC 以及连接或耦合到主电源轨的任何其他铜组件。在设计过程中必须考虑 PDN 中组件的寄生行为，因为这会影响整体系统行为。
旁路和去耦
电容器是 PDN 中的重要组件。因此，PDN 设计中的电容器选择和放置需要特别考虑，因为电容不足可能会导致系统不稳定和性能问题。
去耦和旁路电容器的重要性
旁路电容器用于稳压器模块 (VRM)，通过过滤输入纹波电流为转换器提供低阻抗电压源。它们还可以补偿因电源与 IC 接地连接耦合而产生的
开关噪声所产生的潜在接地反弹电压。
在降压稳压器的输出端，去耦电容器的主要目的是通过降低输出电压纹波 (ΔV OUT )来保证输出电压 (V OUT ) 保持恒定。因此，选择电容以将 ΔV OUT限制为由负载输入规范设置的幅度，同时还考虑与转换器负载突然变化引起的电压变化相关的限制。
旁路电容的放置策略_
旁路电容器是确保降压转换器可靠运行的重要元件。放置 IC 后，旁路电容器是布局中放置的个元件，必须在 IC 放置后立即进行布线。由于不正确的布线和转换器的开关而产生的额外寄生电感可能会产生过大的电压尖峰，并可能导致 IC 故障。
图 1显示了负载点 (PoL) 转换器的旁路电容器（CI21 和 CI26）的布局。
图 1显示了负载点转换器的旁路电容器布局。资料Monolithic Power Systems
旁路电容环路中产生的寄生电感可分为两部分：电容的寄生电感和电感与IC之间的电流路径布局产生的电感。由于 PCB 布局几何形状产生的电感相对于总电感比固有电容器电感更重要，因此这是设计工作应重点关注的地方。
为了限度地减少环路电感，旁路电容器应尽可能靠近 IC 放置。还应使用过孔将电容器的焊盘直接连接到电源 (PWR) 和接地 (GND) 网络，并尽可能靠近 IC 引脚，从而限度地减少电流路径。
选择去耦电容器
所需的去耦电容器类型和数量取决于电容器在频域中的行为。去耦电容器旨在限度地减少转换器开关操作产生的 VRM ΔV OUT，并以高频向 FPGA/ASIC 提供瞬时电流，直到电源做出响应。因此，必须考虑整个工作频谱。
基本电容器模型包括三个关键要素：电容（C）、等效串联电阻（ESR）和等效串联电感（ESL），如图2所示。
图 2这就是电容器等效电路模型的样子。资料Monolithic Power Systems
ESR 是由元件中导电元件的阻抗引起的，决定了谐振频率下的阻抗。ESL 由流过电容器的电流效应产生，并决定谐振频率。谐振频率是电容器阻抗曲线中的点，在该点该元件开始表现得像
电感器，阻抗与频率成正比增加。
在低频（高达 50 kHz）时，降压转换器具有低阻抗。然而，降压转换器在高频下的阻抗主要是感性的。添加到 PCB 的每个电容器都会降低给定频率下的 PDN 阻抗，这意味着准确的放置和选择可以实现设定的目标阻抗分布。因此，通过从感测点进行测量，可以在给定频率下满足目标阻抗。
目标阻抗 (Z TARGET ) 可使用公式 1 计算：
Z目标= ΔV噪声/I TRANSIENT_MAX (1)
其中 ΔV NOISE是允许纹波电压，I TRANSIENT_MAX是转换器必须提供的负载阶跃。还可以计算所需的输入和输出电容。
为了将阻抗维持在目标水平以下，有必要限制设计并降低寄生电感。大容量电容器可降低高达 10 MHz 的频率范围内的阻抗，而 MLCC 电容器可降低中高频范围内的阻抗。
图 3显示了散装电容器和 MLCC 电容器的阻抗频率特性。
去耦电容器的放置策略
一旦计算并分析了电容，PCB 中去耦电容器的放置就非常重要。布局几何形状、过孔布局和距离主要影响电源层环路电感，从而影响 PDN 响应。图 4显示了由转换器、去耦电容器和负载创建的电流环路。由于这些循环是结构固有的且不可避免，因此尽可能减少这些循环至关重要。
图 4电流环路由转换器、去耦电容器和负载创建。资料Monolithic Power Systems
环路 1 是水平环路分量，由转换器和去耦电容器之间的距离决定。环路 2 是垂直环路组件，由将电容器连接到电源层的过孔高度决定。电源层通常放置在 PCB 的内层。
该测试板使用两个双相运行的 PoL 转换器，V OUT为 0.9 V，输出电流 (I OUT_MAX ) 为 50 A，这是 ASIC/FPGA 电源轨的通用值。可以使用测试板对不同场景进行模拟，以确定电容器的放置位置。
为了评估电容器布局，需要在 ASIC/FPGA 中心的板级传感点测量阻抗。根据公式 1 的分析，可以使用 8 x 22 F MLCC 电容器和 2 x 220 ?F 大容量电容器来实现 VRM 阻抗曲线。为了保持稳压器的稳定性，大容量电容器紧接在输出电感器之后放置。测试板考虑了 1a 和 1b 中 22 ?F MLCC 电容器的不同放置（见图5）。
图 5测试板说明了去耦电容器的放置。资料Monolithic Power Systems
在情况 1a 中，MLCC 电容器紧邻 ASIC/FPGA 放置，从而减小了环路 1 的尺寸。在情况 1b 中，MLCC 电容器放置在大容量电容器旁边，导致 MLCC 电容器与大容量电容器之间的距离增加了一倍。与 1a 相比的传感点。
图 6显示了将大容量电容器靠近降压转换器放置的仿真结果，这会导致低频范围内的阻抗降低（绿色迹线）。将 MLCC 电容器放置在靠近负载（红色迹线）的位置可降低高频范围内的阻抗，从而使电容器能够更有效地提供 FPGA/ASIC 负载所需的瞬时电流阶跃。
图 6显示了环路 1 尺寸变化的测试结果。资料Monolithic Power Systems
传统设计指南建议将去耦电容器放置在 IC 下方 PCB 的底部，以减少电路板空间，从而提高功率密度。然而，将电容器放置在板的底部需要更长的过孔才能到达 ASIC/FPGA 所在的另一侧。这会增加垂直路径的大小，如图 4 中的循环 2 所示。
通过将通孔高度加倍来进行额外的测试，以分析增加环路 2 尺寸的影响。图 7显示了环路 2 尺寸变化的测试结果，其中观察到类似的趋势，导致通孔高度增加中高频范围内的阻抗增加。
图 7显示了 Loop 2 尺寸变化的测试结果。资料Monolithic Power Systems
化去耦电容器中的环路电感与电容器数量同样重要。有两种方法可以降低环路电感。种方法是减小 IC 和电容器之间的水平距离。第二种方法是通过将电源层和接地层放置在上层来降低过孔高度。
将多个组件放置在较小的区域中以减少电路板空间通常会导致电容器共享过孔。当电容器共享通孔时，如果不考虑通孔定位和数量，则适当电容器选择和定位带来的总体改进可能会显着降低，甚至可以忽略不计。因此，过孔布局设计也是降低环路阻抗的关键。
为了分析通孔定位和数量的影响，使用两个一般设计建议的电路板通孔放置进行了第二次测试。在种设置中，每个电容器都有自己的一组通向电源层和接地层的过孔。
在第二种设置中，所有电容器共享位于平面一侧的一组过孔（见图9）。
图 9所有电容器共享位于平面一侧的一组过孔。资料Monolithic Power Systems
图 10显示了通孔布局变化的测试结果。将过孔放置在远离电容器的位置会增加环路 1 的尺寸，从而增加环路电感。因此，通孔共享增加了高频阻抗。
图 10显示了通孔布局变化的测试结果。资料Monolithic Power Systems
根据后续测试，建议在 0805 和 0603 封装中，大容量电容器至少使用 4 个电源过孔和 4 个接地过孔，MLCC 电容器至少使用 2 个电源过孔和 2 个接地过孔。过孔应尽可能靠近电容器放置。
