对于电源转换器，具有寄生参数的热环路 PCB 布局可以提高电源效率、降低电压振铃并降低电磁干扰 (EMI)。本文讨论通过化 PCB 等效串联电阻 (ESR) 和等效串联电感 (ESL) 来优化热环路布局设计。本文调查并比较了影响因素，包括去耦电容器位置、功率 FET 尺寸和位置以及过孔放置。进行了实验来验证分析，并总结了化 PCB ESR 和 ESL 的有效方法。
开关模式电源转换器的热环路定义为由 HF 电容器和相邻功率 FET 形成的临界高频 (HF) 交流电流环路。它是功率级 PCB 布局中关键的部分，因为它包含高 dv/dt 和 di/dt 噪声内容。设计不当的热环路布局会受到高水平 PCB 寄生参数的影响，包括 ESL、ESR 和等效并联电容 (EPC)，这些参数会对电源转换器的效率、开关性能和 EMI 性能产生重大影响。
图 1 显示同步降压降压 DC-DC 转换器原理图。热回路由 MOSFET M1 和 M2 以及去耦电容器 C IN形成。M1 和 M2 的开关动作会产生高频 di/dt 和 dv/dt 噪声。C IN提供了一个低阻抗路径来旁路 HF 噪声内容。但是，寄生阻抗（ESR、ESL）存在于组件封装内和热环路 PCB 迹线上。通过 ESL 的高 di/dt 噪声会导致 HF 振铃，进而导致 EMI。ESL 中存储的能量在 ESR 上耗散，导致额外的功率损耗。因此，热回路 PCB ESR 和 ESL 应化，以减少 HF 振铃并提高效率。
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图 1. 具有热环路 ESR 和 ESL 的降压转换器。
准确提取热环路 ESR 和 ESL 有助于预测开关性能并改进热环路设计。组件的封装和 PCB 迹线都会影响总环路寄生参数。这项工作主要集中在PCB布局设计上。有可供用户提取 PCB 寄生参数的工具，例如 Ansys Q3D、FastHenry/FastCap、StarRC 等。Ansys Q3D 等商业工具可提供准确的仿真，但通常价格昂贵。FastHenry/FastCap 是一款基于部分元件等效电路 (PEEC) 数值建模的工具[1]，可以通过编程提供灵活的仿真来探索不同的布局设计，但需要额外的编码。
在本节中，将基于 ADI 的LTM4638 μModule ?稳压器演示板 DC2665A-B研究 C IN位置的影响。LTM4638 是一款集成 20 V IN、15 A 降压转换器模块，采用纤巧的 6.25 mm × 6.25 mm × 5.02 mm BGA 封装。它具有高功率密度、快速瞬态响应和高效率。模块内部集成了一个小的HF陶瓷C IN，虽然还不够，但受限于模块封装尺寸。图 2 至图 4 显示了带有附加外部 C IN的演示板上的三个不同热回路。个是垂直热回路 1（图 2），其中 C IN1放置在 μModule 稳压器正下方的底层。
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图 2. 垂直热循环 1：(a) 顶视图和 (b) 侧视图。
μModule V IN和 GND BGA 引脚通过过孔直接连接到 C IN1 。这些连接在演示板上提供了短的热循环路径。第二个热环路是垂直热环路 2（图 3），其中 C IN2仍位于底层，但移到了 μModule 稳压器的侧面区域。
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图 3. 垂直热循环 2：(a) 顶视图和 (b) 侧视图。
因此，与垂直热环路 1 相比，额外的 PCB 走线被添加到热环路中，并且预计 ESL 和 ESR 更大。第三个热环路选项是水平热环路（图 4），其中 C IN3放置在靠近 μModule 稳压器的顶层。
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图 4. 水平热循环：(a) 顶视图和 (b) 侧视图。
μModule V IN和 GND 引脚通过顶层铜连接到 C IN3 ，无需通过过孔。然而，顶层的 V IN 铜宽度受其他引脚分配限制，导致与垂直热环路 1 相比环路阻抗增加。表 1 比较了 FastHenry 提取的热环路的 PCB ESR 和ESL 。正如预期的那样，垂直热环路 1 具有的 PCB ESR 和 ESL。
表 1. 使用 FastHenry 在不同热循环中提取的 PCB ESR 和 ESL
| 热循环 | ESR (ESR 1 + ESR 2) 在 600 kHz (mΩ) | ESL (ESL 1 + ESL 2) 在 200 MHz (nH) |
| 立式热循环 1 | 0.7 | 0.54 |
| 立式热循环 2 | 2.5 | 1.17 |
| 卧式热循环 | 3.3 | 0.84 |
为了通过实验验证不同热回路中的 ESR 和 ESL，测试了 12 V 至 1 V CCM 操作下的演示板效率和 V IN AC 纹波。理论上，较低的 ESR 会导致较高的效率，而较小的 ESL 会导致较高的 V SW振铃频率和较低的 V IN纹波幅度。图 5a 显示了测得的效率。垂直热环路 1 提供对应于 ESR 的效率。水平热环路和垂直热环路 1 之间的损耗差异也是根据提取的 ESR 计算的，这与图 5b 所示的测试结果一致。图 5c 中的V IN HF 纹波波形经过 C IN测试。
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图 5. 演示板测试结果：(a) 效率，(b) 水平环路和垂直环路 1 之间的损耗差异，以及 (c) M1 在 15 A 输出开启期间的 VIN 纹波。
水平热环路具有更高的 V IN纹波幅度和更低的振铃频率，因此与垂直热环路 1 相比，验证了更高的环路 ESL。此外，由于环路 ESR 更高，水平热环路中的 V IN纹波衰减比垂直热环路 1 更快。此外，较低的 V IN纹波可降低 EMI 并允许使用较小的 EMI 滤波器尺寸。
对于分立式设计，功率 FET 的布局和封装尺寸也会对热环路 ESR 和 ESL 产生重大影响。本节对具有功率 FET M1 和 M2 以及去耦电容器 C IN 的典型半桥热环路进行建模和研究。如图 6 所示，比较了流行的功率 FET 封装尺寸和放置位置。
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图 6. 热回路 PCB 模型：(a) 直线放置的 5 mm × 6 mm MOSFET；(b) 90? 形状放置的 5 mm × 6 mm MOSFET；(c) 5 mm × 6 mm MOSFET，以 180? 形状放置；(d) 两个并联的 3.3 mm × 3.3 mm MOSFET，呈 90? 形状放置；(e) 两个并联的 3.3 mm × 3.3 mm MOSFET，以 90? 形状放置，带有接地层；(f) 对称的 3.3 mm × 3.3 mm MOSFET 在顶层和底层以 90? 形状放置。
表 2 显示了每种情况下提取的 ESR 和 ESL。
表 2. 在 FastHenry 中提取的具有各种器件形状和位置的热环路 PCB ESR 和 ESL
| ESR 1(mΩ) 在 2 MHz | 2 MHz 时的ESR 2(mΩ) | 2 MHz 时的ESR 3(mΩ) | 2 MHz 时的ESR总计(mΩ) | ESR 变化率与 (a) | ESL 1(nH) 在 200 MHz | 200 MHz 时的ESL 2(nH) | 200 MHz 时的ESL 3(nH) | 200 MHz 时的ESL总计(nH) | ESL 变化率与 (a) | |
| （A） | 0.59 | 2.65 | 0.45 | 3.69 | 不适用 | 0.42 | 2.80 | 0.23 | 3.45 | 不适用 |
| （乙） | 0.59 | 0.3 | 0.38 | 1.27 | –66% | 0.42 | 0.09 | 0.17 | 0.67 | –81% |
| （C） | 0.24 | 0.27 | 0.83 | 1.35 | –63% | 0.07 | 0.07 | 0.52 | 0.66 | –81% |
| (四) | 0.44 | 0.3 | 0.28 | 1.01 | –73% | 0.25 | 0.09 | 0.08 | 0.42 | –88% |
| (五) | 0.44 | 0.27 | 0.26 | 0.97 | –74% | 0.21 | 0.08 | 0.07 | 0.36 | –90% |
| （F） | 0.31 | 0.27 | 0.13 | 0.7 | –81% | 0.12 | 0.07 | 0.02 | 0.21 | –94% |
(a) 至 (c) 展示了三种流行的 5 mm × 6 mm MOSFET 功率 FET 布局。热回路的物理长度决定了寄生阻抗。因此， (b) 中的 90? 形状放置和 (c) 中的 180? 形状设备放置都会导致 60% 的 ESR 降低和 80% 的 ESL 降低，因为与 (a) 中的环路路径相比更短。由于 90? 形状放置显示出优势，因此基于 (b) 研究了更多，以进一步降低环路 ESR 和 ESL。
在 (d) 中，一个 5 mm × 6 mm MOSFET 被两个并联的 3.3 mm × 3.3 mm MOSFET 取代。由于 MOSFET 占板面积更小，环路长度进一步缩短，环路阻抗降低了 7%。在 (e) 中，当在热环路层下方放置接地层时，热环路 ESR 和 ESL 与 (d) 相比进一步降低了 2%。原因是地层产生涡流，感应出相反的磁场，等效地降低了环路阻抗。在情况 (f) 中，另一个热循环层被构造为底层。如果两个并联的 MOSFET 对称放置在顶层和底层并通过过孔连接，由于并联阻抗，热环路 PCB ESR 和 ESL 的降低更加明显。所以，
为了通过实验验证 MOSFET 布局的影响，使用了ADI 的高效率、4 开关同步降压-升压控制器演示板LT8390 / DC2825A和LT8392/ DC2626A 。 4 如图 7a 和图 7b 所示，DC2825A 具有直式 MOSFET放置和 DC2626A 具有 90? 形状的 MOSFET 放置。为了公平比较，两个演示板配置了相同的 MOSFET 和去耦电容器，并在 36 V 至 12 V/10 A、300 kHz 降压操作下进行了测试。图 7c 显示了在 M1 开启时刻测试的 V IN AC 纹波。
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图 7. (a) LT8390/DC2825A 热环路，MOSFET 直接放置；(b) 具有 90? MOSFET 放置的 LT8392/DC2626A 热回路；(c) M1 导通时的V IN纹波波形。
通过 90? 形状的 MOSFET 放置，V IN纹波具有较低的幅度和较高的谐振频率，因此由于较短的热环路路径而验证了较小的 PCB ESL。相反，由于更长的热环路和更高的 ESL，直接放置 MOSFET 会导致更高的 V IN纹波幅度和更慢的谐振频率。根据 Cho 和 Szokusha 研究中的 EMI 测试结果，更高的输入电压纹波也会导致更严重的 EMI 辐射。 [4]
热环路中的过孔布局也对环路 ESR 和 ESL 有重要影响。如图 8 所示，对具有两层 PCB 结构和直功率 FET 布局的热环路进行建模。FET 放置在顶层，第二层是接地层。C IN GND 焊盘和 M2 源极焊盘之间的寄生阻抗 Z2是热环路的一部分，并作为示例进行研究。Z2 是从 FastHenry 中提取的。
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图 8. 具有 (a) 靠近 C IN和 M2 放置的五个 GND 过孔的热环路 PCB 模型；(b) 14 个 GND 过孔放置在 C IN和 M2 之间；(c) 在 (b) 的基础上在 GND 上放置了 6 个过孔；(d) 在 (c) 的基础上，在 GND 区域放置了另外九个过孔。
表 3 总结并比较了具有不同通孔布局的仿真 ESR 2和 ESL 2。
表 3. 提取的具有不同过孔布局的热环路 PCB ESR 2和 ESL 2
| 案件 | 2 MHz 时的ESR 2 (mΩ) | ESR 变化率与初始情况 | ESL 2 (nH) 在 200 MHz | ESL 变化率与初始情况 |
| 没有过孔的初始情况 | 2.67 | 不适用 | 1.19 | 不适用 |
| （A） | 1.73 | –35.2% | 0.84 | –29.8% |
| （乙） | 1.68 | –37.1% | 0.82 | –30.8% |
| （C） | 1.67 | –37.5% | 0.82 | –31% |
| (四) | 1.65 | –38.2% | 0.82 | –31.4% |
通常，添加更多过孔会降低 PCB 寄生阻抗。然而，ESR 2和 ESL 2的降低与过孔数量不成线性比例。靠近端子焊盘的过孔可明显地降低 PCB ESR 和 ESL。因此，对于热环路布局设计，几个关键的过孔必须靠近 C IN和 MOSFET的焊盘放置，以限度地减少 HF 环路阻抗。
降低热环路的寄生参数有助于提高电源效率、降低电压振铃并降低 EMI。为了限度地减少 PCB 寄生参数，研究并比较了具有不同去耦电容器位置、MOSFET 尺寸和位置以及通孔放置的热环路布局设计。更短的热回路路径、更小尺寸的 MOSFET、对称的 90? 形状和 180? 形状 MOSFET 放置以及靠近关键组件的过孔有助于实现的热回路 PCB ESR 和 ESL。
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