简化交流和直流数据采集信号链

模数转换器 (ADC) 中的采样现象会引发混叠和电容反冲问题，为了解决这些问题，设计人员使用了滤波器和驱动放大器，这给他们带来了一系列挑战。这使得在中等带宽应用领域实现的直流和交流性能成为一项挑战，设计人员终不得不牺牲系统目标来实现这一目标。

本文介绍了连续时间 sigma-delta (∑-Δ) ADC，它们通过简化信号链从本质上显着解决了采样问题。它们消除了对抗混叠滤波器和缓冲器的需求，并解决了与附加组件相关的信号链偏移误差和漂移问题。这些优势缩小了解决方案尺寸，简化了解决方案设计，并改善了系统的相位匹配和整体延迟。本文还与离散时间转换器进行了比较，并强调了系统优势以及使用连续时间 sigma-delta ADC 的限制。

数据数字化涉及采样和量化两个基本过程，如图 1 所示。采样是步，其中使用采样将连续时间变化的模拟信号 x(t) 转换为离散时间信号 x(n)频率fS。结果以 1/TS (fS = 1/TS) 的周期均匀分隔。

图 1. 数据采样。（ Devices）

第二步是量化，它将这些离散时间样本的值近似为有限可能值之一，并用数字代码表示，如图 1 所示。这种对一组有限值的量化会导致数字化错误，称为量化噪声。

采样过程还会导致混叠，在混叠中我们会看到输入信号的折返及其在采样和保持时钟频率附近的谐波。奈奎斯特准则要求采样频率至少是信号中包含的频率的两倍。如果采样频率小于模拟信号频率的两倍，就会发生混叠现象。

为了理解混叠在时域和频域中的影响，首先考虑如图 2 所示采样的单音正弦波的时域表示的情况。在此示例中，采样频率 fS 不是至少 2fa，但仅略高于模拟输入频率 fa，因此不符合奈奎斯特准则。请注意，实际样本的模式会在等于 fS – fa 的较低频率下产生混叠正弦波。

图 2. 混叠：时域中的表示。（ Devices）

图 3. 混叠：频域表示。（ Devices）

这种情况的相应频域表示如图 3 所示。

奈奎斯特带宽定义为从直流到 fS/2 的频谱。频谱被分成无数个奈奎斯特区，每个区的宽度等于 0.5fS。实际上，理想的采样器被 ADC 和 FFT 处理器所取代。FFT处理器只提供从dc到fS/2的输出；即，出现在个奈奎斯特区的信号或别名。

考虑由理想脉冲采样器以频率 fS 采样的频率为 fa 的单频正弦波的情况（见图 1）。还假设 fS > 2fa。采样器的频域输出显示原始信号在每个 fS 倍数附近的混叠或图像；也就是说，频率等于 | ± KfS ± fa|，K = 1、2、3、4，依此类推。

现在考虑图 3 中奈奎斯特区之外的信号情况。信号频率仅略低于采样频率，对应于图 2 中时域表示中所示的情况。请注意，即使信号在奈奎斯特区外，其镜像（或别名）fS – fa 落在奈奎斯特区内。回到图 3，很明显，如果不需要的信号出现在 fa 的任何镜像频率上，它也会出现在 fa 上，从而在奈奎斯特区产生寄生频率分量。

对于高性能应用，系统设计人员需要解决采样过程中产生的量化噪声、混叠和开关电容器输入采样问题。两种类型的精密 ADC——即工业上可用的逐次逼近寄存器 (SAR) 和 sigma-delta ADC——都是使用基于开关电容器的采样技术设计的。

在理想的奈奎斯特 ADC 中，ADC 的 LSB 大小将决定在进行模数转换时添加到输入的量化噪声。这种量化噪声分布在 fS/2 的带宽上。为了对抗量化噪声，种技术是过采样，它以比奈奎斯特频率高得多的速率对输入信号进行采样，以提高信噪比 (SNR) 和分辨率 (ENOB)。在过采样中，采样频率被选择为奈奎斯特频率的 N 倍 (2 × fIN)，因此相同的量化噪声现在必须分布在奈奎斯特频率的 N 倍上。这也放宽了对抗混叠滤波器的要求。过采样率 (OSR) 定义为 fS/2fIN，其中 fIN 是感兴趣的信号带宽。作为一般准则，将 ADC 过采样四倍可提供额外一位分辨率，或动态范围增加 6 dB。增加过采样率会导致整体噪声降低，并且过采样带来的动态范围 (DR) 改进为 ΔDR = 10log10 OSR（以 dB 为单位）。

过采样固有地与集成数字滤波器和抽取功能一起使用和实现。Σ-Δ ADC 中的基本过采样调制器对量化噪声进行整形，使其大部分发生在感兴趣的带宽之外，从而导致低频的整体动态范围增加，如图 4 所示。数字低通滤波器 (LPF) ) 然后去除感兴趣带宽之外的量化噪声，抽取器将输出数据速率降低回奈奎斯特速率。

图 4. 过采样示例。（ Devices）

噪声整形是另一种减少量化噪声的技术。在 sigma-delta ADC 中，在环路滤波器之后的环路内使用低分辨率量化器（一位到五位）。DAC 用作反馈以从输入中减去量化信号，如图 5 所示。

图 5. 噪声整形。（ Devices）

积分器将不断累加量化误差，从而将量化噪声整形为更高的频率，然后可以使用数字滤波器对其进行过滤。图 6 显示了典型 sigma-delta ADC 输出 x[n] 的功率谱密度 (PSD)。噪声整形斜率取决于环路滤波器 H(z) 的阶数（见图 11），为 (20 × n) dB/decade，其中 n 是环路滤波器的阶数。Σ-Δ ADC 通过噪声整形和过采样的组合实现带内高分辨率。带内带宽等于 fODR/2（ODR 代表输出数据速率）。通过增加环路滤波器的阶数或增加过采样率可以获得更高的分辨率。

图 6. 过采样和噪声整形图。（ Devices）

为了对抗高性能应用中的混叠，使用更高阶的抗混叠滤波器来避免任何数量的折返。抗混叠滤波器是一种低通滤波器，它对输入信号进行频带限制，并确保信号中没有超出可以折返的感兴趣带宽的频率分量。滤波器性能将取决于带外信号与 fS/2 的接近程度，以及所需的衰减量。

对于 SAR ADC，输入信号 BW 和采样频率之间的差距并不大，因此我们需要一个更高阶的滤波器，这需要一个复杂的、更高阶的滤波器设计，具有更大的功率和更多的失真。例如，如果 200 kSPS 采样速度的 SAR 具有 100 kHz 的输入带宽，则抗混叠滤波器将需要拒绝 >100 kHz 的输入信号以确保没有混叠。这需要非常高阶的滤波器。图 7 显示了陡峭的曲线需求。

图 7. 别名要求。（ Devices）

如果选择 400 kSPS 的采样速度来放宽滤波器阶数，则需要抑制 >300 kHz 输入频率。提高采样速度会增加功率，如果是双倍速度，功率也会增加一倍。以功耗为代价的进一步过采样将进一步放宽抗混叠滤波器的要求，因为采样频率远高于输入带宽。

在 sigma-delta ADC 中，输入在高得多的 OSR 下进行过采样，因此由于采样频率远高于输入带宽，因此放宽了抗混叠滤波器要求，如图 8 所示。

图 8. Σ-Δ 中的抗混叠滤波器要求。（ Devices）

图 9 给出了 SAR 和离散时间 sigma-delta (DTSD) 架构的 AAF 复杂性的概念。如果我们采用 100 kHz 的 –3 dB 输入带宽以在采样频率 fS 下实现 102 dB 衰减，则 DTSD ADC 将需要一个二阶抗混叠滤波器，而在 fS 下获得相同的衰减将需要一个五阶滤波器，使用SAR 模数转换器。

对于连续时间 sigma-delta (CTSD) ADC，衰减是固有的，因此我们不需要任何抗混叠滤波器。

图 9. 各种架构的 AAF 过滤器要求。（ Devices）

这些滤波器可能是系统设计人员的痛点，他们必须针对它们在感兴趣的频带中提供的衰减来优化它们，并提供尽可能多的抑制。它们还会给系统增加许多其他误差，例如偏移、增益、相位误差和噪声，从而降低其性能。

此外，高性能 ADC 本质上是差分的，因此我们需要两倍数量的无源元件。为了在多通道应用中获得更好的相位匹配，信号链中的所有组件都必须匹配良好。因此，需要具有更严格公差的组件。

开关电容器输入采样依赖于采样输入到电容器的建立时间，当采样开关打开/关闭时，会产生充电/放电瞬态电流的需求。这称为输入反冲，需要能够支持这些瞬态电流的输入驱动放大器。此外，输入需要在采样时间结束时稳定下来，采样输入的精度决定了 ADC 的性能，这意味着驱动放大器需要在反冲事件后快速稳定下来。这导致需要能够支持快速建立并吸收开关电容器操作的反冲的高带宽驱动器。在开关电容器输入中，只要采样开启，驱动器就必须立即为保持电容器提供电荷。只有驱动器具有足够的带宽能力，才能及时提供这种突然的电流激增。由于开关的寄生效应，采样时会在驱动器上产生反冲。如果反冲在下采样之前没有解决，将导致采样错误，从而破坏 ADC 输入。

图 10. 采样反冲。（ Devices）

图 10 显示了 DTSD ADC 上的反冲。例如，如果采样频率为 24 MHz，则数据信号需要在 41 ns 内稳定下来。由于基准也是一个开关电容输入，因此基准输入引脚上也需要一个高带宽缓冲器。这些输入信号和参考缓冲器会增加噪声并降低信号链的整体性能。此外，来自输入信号驱动器的失真分量（S&H 频率附近）进一步增加了抗混叠要求。此外，对于开关电容输入，采样速度的变化将导致输入电流变化。这可能导致系统重新调整，以减少在驱动 ADC 时驱动器或前级中产生的增益误差。

连续时间 Sigma-Delta ADC

CTSD ADC 是一种替代的 sigma-delta ADC 架构，它利用了过采样和噪声整形等原理，但它具有实现采样操作的替代方法，可带来显着的系统优势。

图 11 显示了 DTSD 架构和 CTSD 架构的比较。正如我们在 DTSD 架构中看到的，输入在循环之前被采样。环路滤波器 H(z) 在时间上是离散的，并使用开关电容积分器实现。反馈 DAC 也是基于开关电容器的。由于在输入端进行采样，这将导致 f S出现混叠问题，因此在对输入进行采样之前需要一个额外的抗混叠滤波器。

图 11. 离散时间和连续时间模块原理图。（ Devices）

CTSD 在输入端没有采样器。相反，它是在循环内的量化器处采样的。环路滤波器现在是使用连续时间积分器的连续时间，反馈 DAC 也是如此。与整形的量化类似，采样引起的混叠也会整形。这导致了几乎非采样的 ADC，形成了自己的一类。

CTSD 的采样频率是固定的，这与 DTSD 不同，在 DTSD 中，调制器的采样频率可以轻松调整。此外，众所周知，CTSD ADC 对抖动的容忍度低于开关电容器等效物。现成的晶体或 CMOS 振荡器在本地为 ADC 提供低抖动时钟，这有助于避免通过隔离传输低抖动时钟并降低 EMC。

CTSD 的两个主要优势是固有的混叠抑制以及信号和参考的电阻输入。

在循环内移动量化器会导致固有的混叠抑制。如图 12 所示，输入信号在采样之前通过环路滤波器，在量化器处引入的折返（混叠）误差也经过该滤波器。信号和混叠误差将看到与 sigma-delta 环路相同的噪声传递函数，并且两者将具有与 sigma-delta 架构中的量化噪声相似的噪声整形。因此，CTSD 环路的频率响应自然会拒绝采样频率整数倍附近的输入信号，充当抗混叠滤波器。

图 12. CTSD 调制器的频率响应。（ Devices）

在信号和参考输入上具有电阻输入使其比采样保持配置更容易驱动。使用恒定的电阻输入，没有反冲，驱动器可以完全移除。输入无失真，如图 13 所示。并且由于输入电阻恒定，因此也消除了系统因增益误差而重新调整的情况。

图 13. CTSD 的输入稳定。（ Devices）

即使 ADC 具有单极性电源，模拟输入也可以是双极性的。这可以消除从双极前端到 ADC 的电平转换需求。ADC 的直流性能可能与输入电阻器现在具有输入共模相关电流以及输入电流不同。

参考负载也是电阻性的，这减少了开关反冲，因此不需要单独的参考缓冲器。用于低通滤波器的电阻器可以在片上制作，以便它可以与片上电阻负载一起跟踪（因为它们可能是相同的材料），以减少增益误差温度漂移。

CTSD 架构并不新鲜，但工业和仪器仪表市场的大趋势要求在更高带宽下实现直流和交流精密性能。此外，客户更喜欢能够满足他们大多数解决方案的单一平台设计，以缩短上市时间。

由于与其他类型的 ADC 相比具有许多优势，CTSD 架构已成为从高性能音频到蜂窝手机射频前端的广泛应用的选择。好处包括更易于集成和低功耗，而且可能更重要的是，因为使用 CTSD 解决了许多重要的系统级问题。由于一些技术缺陷，CTSD 的使用以前仅限于相对音频/带宽和较低的动态范围。因此，逐次逼近型ADC和过采样DTSD转换器等高性能奈奎斯特速率转换器已成为精密、高性能/中等带宽应用的主流解决方案。

然而，近的技术突破已经能够克服许多限制。例如，AD7134 Analog Devices 的 ADC 支持基于 CTSD 的高精度直流至 400 kHz 带宽 ADC，可实现更高的性能规格，同时提供直流精度，进而能够解决高性能仪器应用中的许多重要系统级问题。AD7134 还集成了一个异步采样率转换器 (ASRC)，以源自 CTSD 固定采样速度的可变数据速率提供数据。输出数据速率可以独立于调制器采样频率，并且可以使 CTSD ADC 成功用于不同粒度的吞吐量。在粒度级别更改输出数据速率的灵活性还使用户能够使用相干采样。

固有的混叠抑制消除了对抗混叠滤波器的需求，从而减少了组件数量并缩小了解决方案尺寸。更重要的是，随着抗混叠滤波器而来的性能问题（例如压降、偏移、增益和相位误差等误差以及系统中的噪声）不再存在。根据所需的抑制，抗混叠滤波器还会显着增加信号链中的整体延迟。移除滤波器可完全消除这种延迟，从而在嘈杂的数字控制环路应用中实现转换。

在系统级没有抗混叠滤波器的情况下，多通道系统中的相位匹配可以得到极大改善。这在要求低通道间不匹配的应用中特别有用，例如振动监测、功率测量、数据采集模块和声纳。由于其固有的过滤作用，CTSD ADC 也不受系统级以及来自 IC 本身内部的任何类型的干扰的影响。在 DTSD ADC 和 SAR ADC 中，必须小心谨慎，以便在 ADC 采样时减少干扰。此外，由于固有的滤波作用，电源线不会受到干扰。通过恒定电阻模拟输入和参考输入，驱动器要求也可以完全消除。同样，这解决了性能问题，例如偏移、增益等错误，

由于设计元素的数量显着减少，实现性能的努力非常小。这样可以缩短设计时间，加快客户上市时间，简化 BOM 管理并提高可靠性。移除抗混叠滤波器、驱动器和参考缓冲器将显着减少系统板面积。仪表放大器可用于直接驱动 ADC。例如，对于 AD7134，由于它是仅差分输入的 ADC，差分仪表放大器如LTC6373可以用作驱动程序。图 14 中的比较显示了基于离散时间的信号链和基于连续时间的信号链的信号链。我们的实验表明，与等效的基于离散时间的信号链相比，面积节省了 70%，使其成为高密度多通道应用的选择。

总之，这种方法显着减小了系统尺寸，简化了信号链设计，使系统更加稳健，并通过简单的设计缩短了整体上市时间，而无需牺牲精密仪器应用所需的任何性能参数。

图 14. 基于离散时间（左）和基于连续时间（右）的信号链比较。（ Devices）

图 15. 离散时间和连续时间信号链的大小比较。（ Devices）