集成电源噪声抑制的时钟源简化FPGA系统的电源设计

　　摘要：本文对高性能应用的FPGA设计中的电源噪声情况进行了说明，并由此指出FPGA设计对时钟源的特殊要求，进而对目前通用的小数分频式晶体振荡器（Xo）结构以及Silicon Labs DSPLL XO/VCXO结构进行了分析和对比。

　　1  引言

　　就本质而言，FPGA是一种耗电设备，需要复杂的电能传输和多电压轨。单芯片通常有数瓦功耗，运行在1.8V、2.5V和3.3V电压轨。激活的高速片上串行解串器（sERDEs）会增加几瓦功耗，并且使电能输送策略复杂化。当FPGA功耗增加时，对敏感的模拟和混合信号子系统性能的要求也随之增加。其中重要的是时钟子系统，它们为FPGA和其他板级元件提供低抖动的时钟参考。

　　2降低电源噪声，提高转换效率的通用方法

　　耗电系统无法避免电源噪声。

　　一般而言，系统设计者应尽可能的尝试使用低噪声线性电源。然而，过高的管耗通常阻止了线性稳压器的应用。当使用线性设备时，如果不计负载电流，调节3.3V输入到1.8V输出的转换效率仅有54%.低转换效率把电能消耗在稳压器而不是负载上，使线性设备无法满足许多高性能应用的要求。

　　2  LDo的优缺点

　　通过减少调节过程中输入到输出的电压差，低压差线性稳压器（LDO）的应用有助于提高转换效率。例如，2.5V到1.8V调节可为全部负载提供高达72%的转换效率。

　　这在负载所需电流不超过500mA时，通常是一个好的做法。然而，当负载需要lA~3A的电流消耗时，LDO就不能提供太大的帮助了。当稳压器处于输入输出电压差范围之内时，它不能再进行有效的调节。

　　其外在表现就像一个电阻器，无法响应负载电流或输入电压的变化。

　　结果削弱了稳压器的噪声抑制能力，不适合为敏感电路模块供电。

　　为了保持良好的调节和噪声抑制能力，LDO必须使用比它们输入输出电压差规范中规定的更高的输入电压供电，这降低了转换效率。为满足输入输出电压差的条件要求，多个LDO可并联在一起，以减少通过每个稳压器的负载电流。但是，复杂的结构和高昂的成本使得这个替代方案没有什么吸引力。

　　3  开关稳压器的优缺点

　　提高转换效率和维持宽负载电流范围调节的更实际的方法是使用开关稳压器。开关稳压器有高达85%一95%的转换效率，这常常使其成为FPGA的选择。随着效率的提升，伴随而来的副作用是多达50mVp-p“100mVp-p的电压纹波噪声。由于FPGA逻辑和I/O电路的高功耗，导致通常低于50mV.的开关纹波要求是高成本和不切实际的。

　　4 其它噪声和挑战

　　另一种噪声来源是FPGA本身。结构内系统时钟可能运行在数十到数百兆赫兹。当高功率数字逻辑运行时，其产生的噪声瞬变波及到各种电源层。快速瞬变产生高能量毛刺，需要电源滤波器进行平滑处理。由于大多数电源去耦优化仅仅在一个或几个频率上呈现低阻抗，因此很难甚至不可能清除所有电源轨上的高频噪声。噪声会通过电源传播到其他子系统，特别是那些靠近FPGA的子系统。

　　FPGA面临着另~个挑战。当逻辑或I/O电路在低和高功率运行状态之间切换时，负载电流显着波动。当逻辑电路进入集中运行的高功率运行状态，电源的负载加重。

　　当逻辑电路进入低功耗状态，负载减轻，电源返回正常状态。许多活动能够产生这种负载变化，而且这些活动的变化规律一般是无法预测或控制的。负载变化在电源轨上产生低频包络，一般低于100kHz.

　　噪声包络可以使用额外的稳压器清除，但是增加了成本和电路板空间，减少了电源设备的利润。

　　由于这些原因，当与FPGA共用同一电源轨时，敏感模拟组件面临着考验。在许多情况下，用户可能会遇到莫名其妙的性能下降或异常等不可预知的行为。传统的解决办法是每个敏感时钟系统使用隔离的电源供电，这些电源使用线性稳压器来过滤低频噪声，使用大量的由磁珠和陶瓷去耦电容组成的LC过滤高频噪声。然而，这不是一个理想的解决方案，因为它增加了成本和设计复杂度。此外。它割裂了电源层，在提供低阻抗和可靠耦合的回路方面降低了性能。更好的解决办法是保持一个连续的电源层，整个板上尽可能的完整。然而，为了利用这一优势，每个子系统必须能够承受电源噪声。

　　5 FPGA对时钟源的特殊要求

　　当前，FPGA严重依赖低抖动时钟源，以满足终端应用需求。

　　FPGA可驱动背板、光学模块，或GMII/xGMlI接口，所有这些都需要超低抖动的时间参考。如何运行在FPGA弓I起的嘈杂环境中，已成为FPGA参考时钟设计面I临的主要挑战。

　　图la和图lb所示为两种类型的XO结构图。晶体已经被使用f数十年来作为大多数电子系统的脉搏。他们为多种高性能应用提供了低相位噪声、良好的频率。以及足够的性能。尽管有这些优点，晶体还是有一个主要的限制：基频振荡要低于50MHz.对于大多数高性能应用，晶体必须配合一个PLL,用其倍乘低频参考，从而产生需要的输出频率。PLL常用于对一个初始频率进行倍乘，可以是一个整数值（例如3）或小数值（例如3.125）。

　　图1（a）的小数分频拓扑图是由一个晶体振荡器、模拟鉴相器、模拟补偿滤波器、模拟VCo和一个小数分频反馈分频器组成。输出频率等于输入频率的N倍。低噪声缓冲器用于驱动外部负载电路。许多应用程序，例如千兆以太网、光纤通道以及高清晰度串行数字视频（HD-SDI）信号，依靠输出频率在100Hz~156.25MHz范围的低抖动时钟源。在理想的供电条件下，小数分频PLL可在1 0kHz~20MHz频段内提供低于lps RMS的抖动性能。相反，在有电源噪声的环境中，振荡器很难满足其数据手册中标明的相位抖动参数。使用模拟子电路构建的节点非常敏感，极易受到噪声的影响。当噪声进入系统，它通常会放大并输出相位抖动。

　　6 Silicon Labs DSPLL时钟产品解决方案

　　相比之下，Silicon Labs DSPLL使用数字处理技术实现PLL,通过倍乘晶体参考频率得到更高的输出频率，晶体不会受到干扰。其次，所有频率控制和增减使用数字命令进行处理。补偿滤波器基于数字信号处理器，没有使用电容器或其他被动元件。，VCo使用数字控制，而不是模拟电路。为了提供额外的VDD隔离，片上线性稳压器和集成的电源去耦电容用来进一步确保噪声抑制。由于这些优势，即使在嘈杂的环境中，每个Silicon Labs的基于DSPLL技术的XO/VCXO都有能力产生具有亚皮秒级抖动性能的高频时钟信号。

　　图2所示为基于小数分频PLL的xo与基于SilicOrlLabs DSPLL的Xo在电源噪声抑制上的性能对比。虽然基于小数分频PLL的振荡器被证明可达到0.9ps RMS的抖动性能，满足高数据率FPGA SERDES的要求，但是这只适用于理想环境下。在100mV,,的电源噪声下，竞争对手的解决方案增加了多达40ps RMS抖动，无法满足高速串行链路要求。而SiliconLabs的基于DSPLL技术的XO/VCXo产品依旧满足要求，在所有测试频率点上，仅仅影响。增加了0.1ps RMS~0.3ps RMS的抖动。

　　7 结语

　　在实际应用中，当前面向FPGA的设计需要对电源开关噪声有更大抗干扰能力的时钟。SiliconLabs基于DSPLL技术的时钟和振荡器家族是高性能应用FPGA的理想选择，它们既满足高速串行链路对低抖动性能的要求，又通过集成电源噪声抑制能力，使实际条件下的操作化