用于CMOS成像器图像信号的ADC

　　CMOS成像器图像信号所使用的ADC,通常是与光电传感器阵列设计在同一芯片上的。与任何用途的同类电路一样，其主要的参数要求就是转换和采样速率。因为转换误差大于±1的位及其以下的位都被视为无效，所以转换表现为转换数据的字长。字长较长的数据可以转换更大动态范围的图像信号，但是高位数ADC的采样速率比较低，以至不能适应成像器的要求。况且在图像模拟信号本身的信噪比不高的情况下，也没有必要使用特别高位数的ADC.在高分辨率、高刷新率和高速的连续运动摄像要求的情况下，12位字长的图像数据被认为是可以接受的；而在高质量静止图像应用中，可以用到达16位字长的数据。与成像器芯片的图像分辨率、刷新率以及芯片上ADC的数量相配合，同时考虑到CMOS制造工艺可能达到的速度，ADC的采样速率通常采用20~150MSPS（Mega-Sample per second）。

　　模拟电压信号Vin经过理想ADC（图A）的变换，产生一个n位二进制数列：Xn-1 Xn-2 Xn-3 ……X0,并且：Vin ≈ Vref×（Xn-1×1/2 + Xn-2×1/4 + Xn-3×1/8 ……X0×1/2n），其中n为此二进制数列的字长位（bit）数；Xn为各位的值，取值0或者1;Xn-1为位MSB,X0为位LSB;以及Vref为ADC中比较器的参考电压。

　　变换速率快的模数转换方案就是直接变换ADC,也被称为Flash ADC,如图B所示。它是由一个线性阶梯电阻网络和连接在每个梯阶上的一个比较器，以及编码逻辑构成的。阶梯电阻网络和比较器实现模拟电压的线性量化，而量化的分辨率就是相邻梯阶的电压差。这种结构的ADC在输入采样保持的信号电压后"立即"输出变换的二进制数据，只需要延迟时间而不需要转换节拍。但是对于n位转换数据，需要一个2n个梯阶的电阻网络和与阶梯数相数量的比较器电路。即使一个8位的ADC也需要一个256阶梯的电阻网络和256个比较器，这不但使电路非常复杂而极大地增加了芯片版图面积，且增加了所需的功耗。

　　逐次逼近型（Successive Approximation）ADC可以减小电路和版图的尺寸，如果每"次"只比较1位数据，电路只需要一个比较器，但是需要n个节拍才能完成n位数据的转换。譬如一个12位的ADC,需要花费12个节拍才能完成一个数据的转换，这样的速度难以满足图像转换的要求。一些电路方案，如带多位直接变换的逐次逼近ADC或流水线ADC,可以帮助在转换速率和电路尺寸之间取得折衷，以满足CMOS成像器芯片上图像ADC的要求。

图：CMOS成像器图像信号ADC.

　　图C所示意的电路结构就是可能的折中方案之一。这是一种高速的逐次逼近型ADC,用一个直接变换ADC来取代1位的比较器。这个结构与任何类似的逐次逼近型ADC一样，包括逐次逼近寄存器SAR,用来寄存每逼近的中间结果数据；DAC用于把SAR寄存的中间结果数据值转换成模拟电压；和输入电压与逼近电压进行模拟减法运算的功能。其中直接变换ADC也包括一个电阻阶梯网络（Resister Ladder），但是它通过多路模拟开关MUX提供给比较器以不同的阶梯参考电压值系列。

　　这里以一个逼近次数m=4,每次直接变换3位的12位变换方案，来说明电路的工作过程。其中的3位直接变换ADC包含有8个比较器，其比较的电阻阶梯网络是可变的。当次逼近m=1时，直接输入经采样保持的Vin电压，这次的参考电压阶梯为1/8 Vref,产生次逼近数值A1[11:9].

　　第二次逼近m=2时，比较输入电压为Vin与经DAC转换的次近似的模拟电压Va1的差值Vin-Va1,其中：Va1 = Vref×（X11×1/2 + X10×1/4 + X9×1/8）。这时的参考电压阶梯值为1/64 Vref,产生第二次逼近数值A2[8:6],且与次逼近值在加法器上相加后得到A2[11:6].

　　第三次逼近m=3时，比较输入电压为Vin与经DAC转换的第二次近似的模拟电压Va2的差值Vin-Va2,其中：Va2 = Vref×（X11×1/2 + X10×1/4 + X9×1/8 + X8×1/16 + X7×1/32 + X6×1/64）。这时的参考电压阶梯值为1 / 512 Vref,产生第三次逼近数值A3[5:3],且与第二次逼近值在加法器上相加后得到A3[11:3].

　　同样在第四次逼近m=4时，比较输入电压为Vin与经DAC转换的第三次近似的模拟电压Va3的差值Vin - Va3,其中：Va3 = Vref×（X11×1/2 + X10×1/4 + X9×1/8 + X8×1/16 + X7×1/32 + X6×1/64 + X5×1/128 + X4×1/256 + X3×1/512）。这时的参考电压阶梯值为1/4096 Vref,产生第三次逼近数值A4[2:0],且与第二次逼近值在加法器上相加后得到的输出Dout[11:0],完成全部变换。

　　4个节拍的ADC变换与12个节拍的变换速度相比提高了3倍，各种折中方式可以在电路的速度和尺寸之间找到不同的平衡，以满足CMOS成像器的各种不同的性能要求。这个例子和其他方案中的时序通常是用采样保持时钟频率的整倍数实现的。因此在ADC中还需要一个锁相环PLL子电路来实现时序逻辑。下一期话题讨论CMOS成像器上的高速图像数据传输。