印度学生提出一项节省功耗的DSP设计技术

　　随着半导体工艺的飞速发展和芯片工作频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的下降。

　　因此，功耗已经成为深亚微米集成电路设计中的一个重要考虑因素。 为了使产品更具竞争力，业界对芯片设计的要求已从单纯追求高性能、小面积转为对性能、面积、功耗的综合要求。低功耗设计对降低整个系统的功耗具有重要的意义。

　　科因巴托尔的PSG技术学院的工程学生们近提出了高能效DSP和其它处理器的设计提案，这些提案包括了一种新的加法器设计，可以通过逻辑分解应用于乘法器电路上。

　　在近这里举行的超大规模集成电路学会上的一篇论文中，SundeepkumarAgarwal,V.K.Pavankumar和R.Yokesh描述了一种全加器结构，这种全加器基于补码传递晶体管逻辑（CPL），它主要包括NMOS晶体管和上拉PMOS晶体管，用以获得更好的输出电压，他们表示这种结构比已有的加法器更快，同时能效更高。

　　“基于NMOS晶体管应用的正反馈效应，这种电路结构本身就具有很快的速度，同时这种特性还可以用来缩小晶体管的宽度，因此可以在保持速度的同时减少能量消耗。”论文中还写到：“提案中的加法器的结构在‘和’以及‘进位’信号之间取得平衡，因此可以减少树状结构电路中的同时到达的信号之间不必要的干扰脉冲。

　　这项设计中比通常的设计使用了更多的晶体管，因为它需要7个反向器用于产生补码信号。“尽管如此，当加法器在乘法器上应用时，输入的补码信号可以通过前的输出产生，这样可以减少晶体管数量，”作者进一步补充：“同时，由于使用了上拉晶体管，即使不使用反向器，加法器的驱动性能也相当。”

　　“因此，输出反向器可用于设计的其他方面。例如，在4位行波进位加法器中，第2级和第4级的加法器不需要用输出反向器进行进位产生，因此，加法器链上的反向器延迟每两级全加器抵消，因此可以减少4个晶体管，类似的，在乘法器这样的复杂设计中，用于产生“和”以及“进位”的输出反向器可以用于其它方面，因此可以改善电路的速度和减小面积。

　　DSP（数字处理器）作为数字系统的部件，目前已被广泛应用于便携、通讯、医疗等多种领域。而不管在何种领域中，低功耗都是不变的主旋律。传统老牌企业为了在市场中站稳脚跟，或者初创公司为了一炮打响，都选择低功耗领域作为其产品的主要卖点之一。

　　乘法器设计

　　纯组合逻辑构成的乘法器工作速度比较快，但同时占用的硬件资源也相对较多，很难实现宽位数据的乘法器。为解决这类问题，聪明的工程师发明了很多快速乘法器，如阵列乘法器、树形乘法器和桶形移位乘法器等。它们各自有其优缺点，实际应用时，需要针对不同的应用场合和应用需求选取合适的快速乘法器结构

　　为了改善DSP的部件乘法器的性能，论文的作者们还提案了另一项利用逻辑分解的技术，利用减少内部节点的伪晶体管的数量加快速度削减能耗。

　　以一个8x8的乘法器为例，当进行逻辑分解时，研究人员在级使用4个4x4乘法器然后组合所有的部分积，这些4x4乘法器的输出组合成为的结果。实验中使用了现行的树状结构乘法器，也就是大家熟知的Wallace快速乘法器。

　　分解逻辑需要额外的电路结构用于进行4x4乘法器输出相加，但是其并行处理的结构可以获得极大的速度改善，由于的加法器电路的输入都是并行同时到达，因此减少了尖脉冲的干扰，因此也就降低了能量损失。

　　研究人员还表示这种逻辑分解可以进一步进行，例如4x4的乘法器可以进一步分解为两个2x4的乘法器或者4个2x2的乘法器，不过这样带来的额外电路的代价会超过从数据并行处理中的收益。

　　基于这项提案的仿真在TSpice平台上通过，使用台积电180纳米技术。