基于ADSP-TS201S的多DSP并行系统设计方法

　　在宽带雷达信号处理中，存在诸如回波采样率高、脉冲压缩（匹配滤波）运算量大、处理流程复杂、实时高分辨目标检测困难等一系列问题。为满足宽带雷达信号处理对处理速度和实时性的要求，提出一种基于4片ADSP-TS201S的DSP并行系统设计。通过分析比较3种ADSP-TS2 01S的并行处理结构，结合实际需求，采用外部总线共享与链路口混合耦合的多DSP并行处理系统方案。在设计中，利用FPGA实现数据传输和CPCI接口的逻辑控制。经验证，该系统具有运算能力强、片间通信灵活、并行处理效率高等优点。

　　1 系统设计

　　基于FPGA控制的多DSP并行处理系统的原理图如图1所示。

　　整个雷达信号处理系统以高可靠性CPCI工控机为平台，内置不同功能的信号处理板。板间的数据传输通过CPCI接口完成。根据雷达信号处理系统的任务分配，串行信号通过CPCI的J3 口以差分的形式直接传输给DSP2，然后在4片DSP芯片间按照预定的算法进行任务分配和并行处理，处理完毕后通过DSP4写入两片扩展连接成32输出方式的FIFO中，此时，FPGA直接从FIFO中读取数据，完成与CPCI接口芯片PCI9656的时序转换后将数据发送到PCI9656，通过CPCI 总线经J1和J2口传输到雷达系统的其他功能模块。当并行DSP采样到中断后，从数据缓存区读取数据，完成处理后，将数据传输到缓存区，FPGA再通过相同的处理方式经CPCI接口的J1口和J2口将数据传输到雷达系统的其他功能模块。

　　2 DSP芯片选型

　　根据系统的性能要求，通过比较各种高性能DSP处理器，并着重对构成并行处理系统的性能和便捷性进行分析，确定选用AD公司的ADSP Tiger SHARC系列处理器中的TS201S组成多DSP并行系统。因为该系列的处理器在构成并行处理系统时其本身就提供了实现互连所需的片内总线仲裁控制和特有的链路口，可以以各种拓扑结构互连DSP，满足大运算量和片间通信灵活的要求。

　　TS201S芯片（600 MHz）主要性能指标：

　　（1）运行速度：1.67 ns指令周期；每周期可执行4条指令；

　　（2）DSP内部有2个运算模块，支持的运算类型有：32 b和40 b浮点运算；8 b，16 b，32 b以及64 b定点运算；

　　（3）每秒可执行12×109次16 b定点运算或3.6×109次浮点运算；

　　（4）采用单指令多数据（SIMD）模式，每秒可提供4.8×109次的40 b乘加运算；

　　（5）外部总线DMA传输速率1.2 GB／s（双向）；

　　（6）4个链路口，每个链路口提供1.2 GB／s的传输速率，可同时进行DMA传输；

　　（7）多处理器处理能力，具有支持多处理器无缝连接的片内仲裁逻辑，多处理器采用统一寻址的方式访问，可以通过簇总线（ClusterBus）或链路口（Link Ports）方便地构成多处理器系统。

　　（8）片上SDRAM控制器，片上DMA控制器。

　　3 DSP并行处理结构设计

　　ADSP-TS201S之间的数据传输通道可选择的方式有如下两种：高速链路口（LINK）方式和高速外部总线口（簇总线）。因此，由多ADSP- TS201 S组成的DSP并行处理系统从数据传输方式来看，有三种模型：高速链路口（LINK）耦合模型；高速外部总线口（簇总线）耦合模型；高速链路口 （LINK）与高速外部总线口（簇总线）混合耦合模型。

　　3.1 基于链路口的多DSP并行处理系统

　　在这种连接方式下，各DSP用LINK口连接在一起，进行通信控制和数据交换，系统结构简单、连线少、可扩展性强，在DSP具有多个 LINK口的情况下，可灵活组成线型、星型、环型、网络型或超立方体型等多种拓扑结构。在内核时钟为600 MHz时，单向数据传输率可达600 MB／s，双向数据传输率可达1.2 GB／s，由于链路口通信是点对点的，所以具有很高的传输可靠性，但在传输数据时的共享性不如总线形式。

　　3.2 基于共享总线的多DSP并行处理系统

　　共享总线就是系统中所有DSP的外部总线（地址、数据和访问控制总线）都直接连接在一起，各DSP片内存储器和寄存器以及挂接在总线上的外部存储器、外设都作为共享资源被各个DSP访问。ADSP-TS201S并行总线的特点是它具有无缝连接能力，无论是与SRAM、SDRAM、还是与处理器连接，只需要将相应管脚对应连接就能简单方便的构成一个多由8个DSP构成的多处理器系统，充分共享8个DSP的内部资源和外部的EPR-OM，SRAM，SDRAM等资源。

　　3.3 基于外部总线共享和链路口混合耦合的多DSP并行处理系统

　　为兼顾数据速率、资源共享、易于控制以及DSP之间通信灵活等方面，在本设计中采用混合耦合模型的并行处理系统。4片SDRAM中，每两片扩展连接成64 位，挂接到64位数据总线上，2片FLASH也通过总线访问。控制总线连接到FPGA，由FPGA统一控制4片DSP之间以及DSP与外部存储器之间的数据传输。4片DSP的工作块连接方式如图2所示。

　　4 FPGA与外设接口设计

　　4.1 FPGA选型

　　现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）是在专用ASIC的基础上发展而来的，它克服了专用ASIC不够灵活的缺点。其内部的具体逻辑功能可以根据需要配置，对电路的修改和维护很方便。DSP系统设计可以适应日益变化的标准、协议和性能需求。Vir-tex-5系列是当前市场上，功能强大的FPGA，它采用65 nm芯片制造工艺，具有先进的高性能和理想应用的FPGA结构。主要性能指标如下：

　　（1）强大的时钟管理能力；

　　（2）片上集成高达36 Kb的块RAM和FIFO存储器资源；

　　（3）高性能并行Select I／O技术和先进的DSP48Eslice；

　　（4）灵活地加载和配置方案以及在所有设备上的系统监测能力；

　　（5）集成100 Mb／s～3.75 Gb／s的Rocket I／OGTP收发器，150Mb／s～6.5 Gb／s的Rocket I／OGTX收发器；

　　（6）强大的片上微处理器PowerPC440。

　　4.2 FPGA设计

　　根据系统功能要求，FPGA的任务主要分为4大部分。

　　（1）控制数据在系统中的传输逻辑

　　在设计时，将图2控制总线中的所有信号都连接到FPGA中，由FPGA来统一调度数据在DSP之间以及DSP与外部存储器之间的传输。这样为任务并行处理的分配和雷达信号流水线式的处理在处理算法上提供了的简便，并能充分发挥DSP处理复杂算法的运算能力。

　　（2）控制数据缓存区（FIFC））的数据写入与读取，通过外部中断IRQ控制DSP与FPGA之间的数据传输

　　由于外部4片FIFO每两片扩展接成32位输出／输入方式，因此FPGA与FIFO进行数据传输时采用单向数据传输方式。在单向数据传输时采用数据块方式传输，FPGA将从外部处理板接收到的数据写入输入缓存区，并在完成一帧后给并行DSP 输出中断，DSP从FIFO读取完一帧数据后通过握手信号向FPGA告知可以进行下一帧数据的传送。

　　（3）控制通过LINK口与DSP之间的通信

　　链路口通信有自己的通信协议，FPGA电路只需要按照链路口的通信协议进行设计。ADSP-TS201S的链路口采用的是独立的发送和接收通道，因此对应的FPGA也采用不同的接收电路和发送电路。

　　（4）控制CPCI接口模块与CPCI总线间的数据传输

　　CPCI接口模块由PCI9656组成，在FPGA中划定一个独立的功能模块作为实现CPCI总线协议的接口控制器。完成以下功能：与PCI9656配合实现CPCI总线对目标设备的读和写、缓冲CPCI总线与 FIFO之间传送的数据、控制FIFO的读写。本地读写CPCI总线只需对FIFO进行读写操作即可。

　　4.3 CPCI传输接口设计

　　为了保证本系统与后面板上其他处理系统的数据传输速率和效率，在设计中采用PCI9656作为CPCI接口芯片。其峰值传输速率可达528 MB／s，通过系统框图可以看到，在设计中使用了CPCI的J1，J2，J3，J4四个接口，根据CPCI传输协议，J1和J2为64位PCI数据传输接口。J3，J4为自定义方式接口，设计中定义J3为处理板和后面板的数据传输接口，J4为上下处理板间的数据传输接口。

　　4.4 外部设备接口设计

　　本系统通过公用总线连接的存储器资源有：4个扩展应用的SDRAM，2个FLASH，2对扩展应用的FIFO，以及DSP片内存储器资源。所有存储器资源都通过统一的地址空间映射来进行区分。ADSP-TS201S的32位地址总线提供了高达4 GB的寻址空间，可以划分为4部分：

　　（1）主机寻址空间。地址映射范围0X80000000～0XFFFFFFFF，用于片外主机接口的地址映射空间。

　　（2）外部存储块空间。地址映射范围0X30000000～0X7FFFFFFF，用于处理器外围设备存储器接口地址空间映射，包括通用的存储器设备和SDRAM存储器。

　　（3）多处理器空间。地址映射范围0XOC000000～0X2FFFFFFF，主要用于多处理器构成的系统各个处理器间相互共享内部存储空间映射。

　　（4）片内存储空间。地址映射范围0X00000000～0X03FFFFFF，定义内部存储器空间映射。

　　每两片SDRAM扩展连接为64位形式，设计用MSSD0和MSSDl分别作为每两片SDRAM的共用片选信号的控制信号，对应SDRAM寻址空间为0X4000 0000～0X44000000和0X50000000～OX54000000，可以分别获得128 MB的存储器寻址范围，满足SDRAM寻址要求。

　　外部两片FLASH的寻址空间划分分别通过MS0_AB与BMS_AB和MS0_CD与BMS_CD这两组信号作为片选信号，分配寻址空间为0X30000000～0X34 000000和0X34000000～0X348000000，寻址空间范围为128 MB。

　　5 系统软件设计

　　由于系统硬件是基于DSP+FPGA的结构，相应的软件也分为两个功能模块。FPGA主要完成整个系统的数据传输逻辑控制，因此FPGA具体的处理流程嵌套在DSP的信号处理流程中。4片DSP主要完成信号的处理，大致的系统设计流程如图3所示。

　　4片DSP并行工作时，总线仲裁策略指定DSPl为主处理器，由它完成系统的初始化、数据程序配置、与CPCI工控机主机通信等，并参与运算工作。若系统接收到的数据是由J3口传输来的串行信号，则先由DSP2发出中断申请，总线仲裁令DSP2获得总线控制权，将接收到的数据转存至公共存储区；然后通过同样的方式在4片DSP间进行任务分配和处理，由 DSP4写入FIFO，由FPGA和PCI9656联合将数据传输到CPCI总线，完成串行信号的处理。

　　6 结语

　　本文介绍了一种基于PFGA的多DSP并行处理系统的设计，对DSP并行结构设计进行了分析，另外介绍了FPGA设计和外部设备接口设计。实际应用表明，该多DSP并行处理系统应用于宽带雷达信号处理时，能够满足任务中的各项指标，还能完成设计外的其他功能，并且易于控制，稳定可靠。

  

参考文献:

[1]. ADSP-TS201S datasheet https://www.dzsc.com/datasheet/ADSP-TS201S_1085706.html.