TMS320C31和80C196双CPU构成的高速实时控制系统研究

　　DSP（digital signal processor）是一种独特的微处理器，是以数字信号来处理大量信息的器件。TMS320C31是TI公司的第三DSP芯片，它的基本结构包括：（1）程序文凭间与数据空间分开的总线结构，可以对程序存储器和数据存储器这两个独立的存储器进行独立编址、独立访问；（2）流水线结构，以三级流水线操作为例，在每个指令周期内，三条不同的指令都处于激活状态，但处于不同的阶段，分别为取指、译码和执行；（3）专用的硬件乘法器，使乘法可以在单周期内完成；（4）特殊的DSP指令；（5）快速的指令周期，可以达到33.3ns,即每秒能执行60M条指令。

　　由一片TMS320C31加上存储器、模/数转换单元和外设接口就可以构成一个完整的控制系统，但这种方案若要达到高速实时控制则是不可行的。这里采用TMS320C31和一个通用微处理器80C196一起来作为这个高速实时控制系统的CPU.其中80C196作为主机，负责数据的采集处理、外部系统中执行机构的控制和驱动以及人机接口等功能；TMS320C31作为从机，负责复杂算法的实现。这样可以使TMS320C31专注于算法的计算，充分利用它高速数据处理的能力。TMS320C31与80C196之间通过双口RAM进行高速数据通信，之所以采用双口RAM是因为这种通信方式数据传输的速率很高，并且抗干扰性能较好。

　　1 系统构成

　　系统主要由两大模块组成：算法模块和输入输出控制模块。算法模块以TMS320C31为构成，是整个系统的计算中心，负责复杂算法的实现；输入输出控制模块以80196为中心构成，负责数据的采集处理、外部系统中执行机构的控制和驱动以及人机接口等功能。算法模块与输入输出控制模块之间通过双口RAM IDT7140进行高速数据通信。算法通过从输入输出控制模块处获得算法所需的输入数据（即实时采样到的数据），然后将计算结果送给输入输出控制模块，再由输入输出控制模块控制各执行机构。

　　TMS320C31是TI公司TMS320系列数字信号处理器中的第三代产品TMS320C3X中的一种。它是32位浮点运算DSP,具有60ns的单周期指令执行时间。内部的总线结构和特殊的数字信号处理指令集，保证了它的运行高速度和使用灵活性。TMS320C31是一种Harvard结构的计算机芯片，它采用流水线方式执行指令，即在同一个机器周期内，分别完成不同指令的执行、译码、取指令和地址，保证了单周期的指令执行时间。该处理器还设置了通用寄存器堆、高速程序缓存器（Cache）、专用辅助寄存器算术单元（ARAu）、支持并行I/0 口的DMA通道等。和一般的微处理器比较，典型的特点就是采用了多总线结构，使得并行处理成为可能。

　　TMS320C31主要结构特征如下：

　　●片内含有2个lkX 32bits单周期内可访问两次的RAM.64X 32bits指令Cache;指令及数据字长32bits,地址宽度24bits;

　　●多总线结构；40/32bits浮点/整数乘法器及ALU;8个以40blts扩展寄存器为基础的Acc;32bits桶形移位器；

　　●8个辅助寄存器和两个辅助寄存器计算单元；片内DMA控制器，使I/0与CPU并行工作；单周期内并行的ALU及乘法指令；

　　●程序块循环能力即支持循环寻址；零开销循环，单周期分支；条件调用及返回；互锁指令支持多处理器操作；

　　●两个定时/计数器；1个串行口支持8/ 16/32bits数据传送；0.8NnCMOS,132脚PO.FP封装。

　　2 TMS320C31、80C196与双口RAM IDT7140之间的接口电路

　　如图1所示，IDT7140有两组完全对称的地址线数据线和控制线，TMS320C31与左边这组线相连，80C196与右边的那组线相连。TMS320C31给IDT7140分配的地址空间为0x20000H~0x1003ffH.通过GAL16V8对A[20,23]和外部存取选通信号/STRB进行译码，给出IDT7140的片选信号/CEL.IDT7140通过/BUSYL和/BUSYR引脚接高电平，工作在中断方式。80C196给IDT7140分配地地址空间为0xA000H~0xA3ffH.通过GAL16V8对AD[12,15]和外部存储器读信号/RD进行译码，给出IDT7140的片选信号/CER.80C196的/WE在写周期为低电平，读周期为高电平，与IDT7140的R/WR定义一致，所以/WE可直接与R/WE可直接与R/WR相连，作为IDT7140右边的读之所以控制信号。IDT7140的中断引脚/INTR接到80C196的外部中断。

　　3 双口RAM IDT7130/40的中断逻辑设计

　　双口RAM必须采用一定的机制来协调左右两边CPU对它的读写操作。IDT公司的双口RAM系列用口断、硬件、令牌和软件这四种方式来协调双方。在TMS320C31和80C196双CPU构成的高速实时控制系统中，IDT7140采用的是中断方式。下面介绍IDT双口RAM系列的中断逻辑设计。

　　如图2所示，IDT双口RAM的中断逻辑实际上是由与非门组成的两个基本RS触发器所构成。在所有的IDT双口RAM芯片中，内存的两个单元被用作为左右两边CPU的中断信箱。各CPU只能读自己的中断信箱，写对方的中断信箱；而不能写自己的中断信箱，读对方的断信箱。当左边CPU中右边CPU的中断信箱3FFH单元写入数据时，图2中/WR置0,IRn+1置1,指向右边CPU的中断信号有效；当右边CPU从自己中断信箱3FFH单元读数据时，图2中/RR置0,则IRn+1置0,指向右边CPU的中断信号被清除。同样地，右边CPU对左边CPU中断信号的设置和清除也是如此，只不过把上面的3FFH单元换为3FFH单元。其真值表如表1所示。

表1 双口RAM中断逻辑真值表

　　从图2和表1不难看出，指向右边CPU的中断信号从被置为低电平那一刻起一直有效至右边CPU来读3FFH单元。TMS320C31要求一个外部中断必须至少持续一个H1周期保持为低电平，以便让TMS320C31来确认。如果外部中断信号在一到三个H1周期之内保持为低，那么只有一个中断被确认；如果在三个或更多个周期内保持为低，则可以确认多于一个中断。所以IDT7140提供的中断信号的有效时间可以满足TMS320C31的要求，这样IDT7140的/INTL引脚就可以和TMS320C31的INT1直接相连。但与此同时也要求TMS320C31尽快地服务IDT7140的中断申请，以免一个中断申请被误认为多个中断申请。

　　4 TMS320C31与80C196之间采用双口RAM进行高速数据通信的软件实现

　　从图2得知，左边CPU写右边CPU的中断信箱3FFH单元时，双口RAM会给右边CPU发一中断信号；同样，右边CPU在写左边CPU的中断信箱3FFH单元时，双口RAM也会给左边CPU发一中断信号。以左边的TMS320C31为例，在它获得外部中断信号INT1后，它并不知道右边的80C196是刚开始占用双口RAM还是用完了要释放使用权。所以双方事先应有一个简单的协议，例如右边CPU在3FEH单元中写"FFH"代表右（左）边正占用双口RAM,定"11H"代表要释放使用权，或者还可以有更多的数据含义的定义，视两边CPU通信内容的复杂程度而定。下面以TMS320C31为例来说明数据通信的软件实现，程序流程如图3和图4所示。

　　随着各种复杂算法的应用越来越广泛，DSP的应用也会越来越普及，各种不同的多CPU系统不断涌现。在这些系统中，双口RAM以它方便、快速的特点将成为很多多CPU系统中的通信途径。