高速ADC THS1041的钳位功能

　　引言

　　ＴＩ　推出的ＴＨＳ１０４１是一款１０位、４０－ＭＳＰＳ、ＣＭＯＳ高速模数转换器（ＡＤＣ）。该转换器具有诸多优异的特性，其中包括：单节３－Ｖ电源、低功耗、灵活的输入结构、内置可编程增益放大器（ＰＧＡ）以及内置钳位功能。由于上述这些特性（特别是内置的钳位功能），多年来ＴＨＳ１０４１已在各种应用中得到广泛使用。钳位功能可以使该器件能够生成并输出一个针对灵活ＡＤＣ应用的缓冲ＤＣ电压，例如，为ＡＤＣ提供一个共模电压或允许ＡＤＣ模拟输入端ＡＣ耦合视频信号上的ＤＣ恢复，这一功能可被启用或禁用。如图１所示，ＴＨＳ１０４１的钳位功能由一个片上数模转换器（ＤＡＣ）、逻辑控制、一个钳位输入端、一个缓冲器以及一个钳位输出端组成。根据其Ｃｌａｍｐ引脚是否从外部源接收到了一个ＤＣ或脉冲信号，该钳位输出可以是一个连续的或非连续的ＤＣ信号。当该非连续的ＤＣ信号被施加到ＡＤＣ单端（ＳＥ）输入电路以提供共模电压时，ＡＤＣ模拟输入端的ＤＣ稳定性就成为我们所担心的问题了。当钳位功能和ＳＥ输入结构被同时使用时，有些用户就开始怀疑ＤＣ稳定性问题了。本文展示了一些测试数据，这些数据解释说明了在这种应用条件下ＤＣ电压如何运转以及当钳位功能开启时如何获得高佳的ＡＤＣ性能。

　　钳位功能

　　如图１所示，ＴＨＳ１０４１的钳位功能是通过设置４个引脚（Ｃｌａｍｐｉｎ引脚、Ｃｌａｍｐｏｕｔ引脚、Ｃｌａｍｐ引脚和Ｍｏｄｅ引脚）以及该器件的内部寄存器实施的。凭借片上ＤＡＣ，就可以将来自ＴＨＳ１０４１内部寄存器的由数据总线ｂ０～ｂ９书写的数字数据转换成一个模拟ＤＣ电压，然后该电压将被缓冲并通过内部开关输出到Ｃｌａｍｐｏｕｔ引脚。缓冲器和ＤＡＣ之间的内部开关可以根据寄存器的设置方式进行开启或关闭。该ＤＡＣ可提供电压范围介于参考电压　ＲＥＦＴ和ＲＥＦＢ之间的不同的ＤＣ电压，以满足不同的应用要求。设置Ｍｏｄｅ引脚不同的电压电平将允许内部缓冲器输入端与一个内部固定的ＤＣ电压相连，或与一个外部ＤＣ电压输入端的Ｃｌａｍｐｉｎ引脚相连。Ｃｌａｍｐｏｕｔ引脚通过控制Ｃｌａｍｐ引脚上的ＤＣ信号或脉冲信号可以和钳位功能的缓冲器输出端连接或断开。通过一个ＡＤＣ差动输入或ＳＥ输入结构，ＴＨＳ１０４１的钳位功能可以被开启。其来自Ｃｌａｍｐｏｕｔ引脚的输出可以被连接至两个模拟输入端　ＡＩＮ＋和ＡＩＮ–以提供共模电压或仅连接至其他应用其中的一个输入端。

　　图　２显示了ＳＥ输入端具有钳位功能的ＴＨＳ１０４１的基本结构。将Ｍｏｄｅ引脚设置为ＡＶＤＤ／２可使该器件进入一个内部参考模式；且Ｃｌａｍｐｏｕｔ引脚的ＤＣ电压来自Ｃｌａｍｐｉｎ引脚，而不是来自内部ＤＡＣ。钳位功能的输出端Ｃｌａｍｐｏｕｔ被连接至ＡＩＮ＋，此外该输出端还通过钳位脉冲控制应用的一个小电阻器Ｒ被连接至电容器Ｃ２。电容器Ｃ２不但用于当Ｃｌａｍｐｏｕｔ在钳位脉冲间隔期间被内部断开时保持ＤＣ电压，而且还用于耦合从源到ＡＩＮ＋的　ＡＣ信号。另一个ＡＤＣ模拟输入端ＡＩＮ－被连接到一个外部ＤＣ源，而且对于正常运行而言应具有和ＡＩＮ＋相同的ＤＣ电压。Ｃｌａｍｐ引脚将控制　Ｃｌａｍｐｏｕｔ和缓冲器输出端之间的内部开关。当Ｃｌａｍｐ为高电平逻辑时，Ｃｌａｍｐｏｕｔ就被内部连接至缓冲器输出端；当Ｃｌａｍｐ为低电平逻辑时，Ｃｌａｍｐｏｕｔ就和缓冲器输出端断开。

　　利用钳位ＤＣ控制功能测试ＤＣ行为

　　钳位ＤＣ控制就是在Ｃｌａｍｐ引脚施加一个ＤＣ信号以控制Ｃｌａｍｐｏｕｔ引脚的内部缓冲器接入。为了了解当钳位功能开启时ＡＩＮ＋和ＡＩＮ－端的ＤＣ行为，我们将两个不同的ＤＣ电压施加到ＡＩＮ＋和ＡＩＮ－，并且对Ｃｌａｍｐ端的逻辑电平进行手动控制。根据图２中的结构，Ｃｌａｍｐｉｎ端的Ｖ２被设置为　１．５Ｖ，ＡＩＮ－端的Ｖ１被设置为１Ｖ，Ｃ２为０．６μＦ且Ｒ为１０Ω。在这种情况下，我们没有将ＡＣ信号施加到模拟输入端ＡＩＮ＋。ＡＤＣ时钟将以　４０ＭＨｚ运行。当Ｃｌａｍｐ被手动设置为高逻辑电平（３ＶＤＣ）时，ＡＩＮ＋将稳定在１．５Ｖ；当Ｃｌａｍｐ被手动设置为低逻辑电平（０ＶＤＣ）　时，ＡＩＮ＋将稳定在１Ｖ。换句话就是说，当Ｃｌａｍｐ引脚为高逻辑电平时，ＡＩＮ＋端的电压将由内部缓冲器驱动；当Ｃｌａｍｐ引脚为低逻辑电平时，ＡＩＮ＋将与缓冲器断开，且其电压将向ＡＩＮ－端的电压漂移。另外，如果ＡＩＮ－正在浮动，那么ＡＩＮ－端的电压将追随ＡＩＮ＋端的电压。在ＡＩＮ＋　和ＡＩＮ－端的电压源被断开以后，他们二者的ＤＣ电压将向着对方彼此相互漂移，这是因为在多个时钟周期以后的保持阶段在ＡＤＣ采样与保持电路的采样电容之间发生了显著的内部充电或放电。测试数据如表１和表２所示。

　　表　１和表２中的测试数据（该数据是在ＡＤＣ时钟被激活的情况下测量得出的）显示将模拟输入引脚与源断开会使其ＤＣ电压相互影响；当ＡＤＣ时钟处于非激活状态时，ＡＩＮ＋和ＡＩＮ－端的ＤＣ电压不会相互影响（请参见表３和表４）。此外，虽然使用Ｃ２与否都不会影响ＤＣ电压测试结果，但是确实会影响ＡＩＮ＋端电压变化的转换时间。

　　利用钳位脉冲控制功能测试ＤＣ行为

　　钳位脉冲控制就是在Ｃｌａｍｐ引脚处施加一个脉冲信号以控制Ｃｌａｍｐｏｕｔ引脚的内部缓冲器接入。为了观察ＴＨＳ１０４１模拟输入端的ＤＣ行为，我们将一个脉冲信号而非一个ＤＣ信号施加到具有１６ｋＨｚ和６％占空比的Ｃｌａｍｐ引脚（请参见图２）。与之前的测试相类似，将去耦电源的１Ｖ固定ＤＣ电压施加到　Ｃｌａｍｐｉｎ，并将一个可变ＤＣ电压施加到ＡＩＮ－。在这种情况下，在脉冲钳位期间，ＡＩＮ＋被内部缓冲器驱动至１Ｖ，并且当ＡＩＮ－为１Ｖ时，在钳位脉冲间隔期间，电容器Ｃ２很好地保持了该电平。电容Ｃ２必须要足够大且钳位脉冲间隔要足够小以使ＡＩＮ＋端的ＤＣ电压与Ｃｌａｍｐｉｎ端的ＤＣ电压保持一致。但是，如果ＡＩＮ－端的ＤＣ偏移与ＡＩＮ＋端的ＤＣ偏移设置的不一样，那么ＤＣ信号就出现失真。如前所述，当一个引脚或另一个引脚正在浮动时，模拟输入引脚处的ＤＣ电压就会发生漂移。利用钳位脉冲控制进行的测试进一步证明了这一表述。在将一个脉冲施加到Ｃｌａｍｐ引脚时，ＤＣ漂移表现为一个电压峰值，这一现象是通过图３所示的示波器观察到的。

　　该峰值周期性地出现在钳位脉冲频率时的ＡＩＮ＋端，且其幅度会随着模拟输入引脚间ＤＣ压差的增加而增加。测试数据显示，当Ｃｌａｍｐｉｎ被连接到一个１Ｖ电源且ＡＩＮ－被连接到一个０．５Ｖ电源时，在钳位脉冲逻辑高电平和逻辑低电平期间ＡＩＮ＋端的ＤＣ测量值为１Ｖ。ＡＩＮ＋端的ＡＣ测量值为大约２０ｍＶ的正峰值，并且会在钳位脉冲从低到高的转换时出现。当ＡＩＮ－被连接到一个１．５Ｖ电源且Ｃｌａｍｐｉｎ仍然被连接到一个１Ｖ电源时，ＡＩＮ＋端的ＤＣ测量值为１Ｖ。ＡＩＮ＋端的ＤＣ测量值是一个大约为３０ｍＶ的负峰值，并且会在钳位脉冲从低到高的转换时出现。当ＡＩＮ–被连接到一个１Ｖ电源（与ＡＩＮ＋端的ＤＣ电压相等）时，就会出现该峰值且ＡＩＮ＋端的１ＶＤＣ电压平滑稳定。

　　更多的测试显示，当钳位脉冲的占空比变高时，峰值就会变小。在Ｃｌａｍｐｏｕｔ引脚处添加一个电容器Ｃ３将会大大限制该峰值。

　　钳位脉冲控制条件下的ＴＨＳ１０４１ＡＣ性能

　　模拟输入端ＡＩＮ＋处的峰值会降低ＴＨＳ１０４１的ＡＣ性能（请参见图４和图５）。图４和图５均为在钳位脉冲控制和模拟输入引脚上不同ＤＣ电压条件时　ＴＨＳ１０４１的ＦＦＴ图。该ＦＦＴ图是由ＬａｂｖｉｅｗＦＦＴ程序根据ＨＰ１６００逻辑分析器从ＴＨＳ１０４１ＥＶＭ采集的数据生成的。ＥＶＭ模拟输入端的测试信号为一个２．２－ＭＨｚ的正弦波，振幅为–２０ｄＢＦＳ（即低于ＡＤＣ满量程２０ｄＢ）。该测试信号由一个ＨＰ８６４４正弦波生成器生成，并通过一个板上变压器由ＴＨＳ１０４１ＳＥ输入端完成接收（本测试ＥＶＭ板详尽的设置工作将在本文的后面讨论）。由ＨＰ８６４４触发的脉冲生成器将以　４０ＭＨｚ运行ＴＨＳ１０４１输入时钟。钳位脉冲由具有１５．６ｋＨｚ频率和５０％占空比的脉冲生成器生成。

　　在时域中，峰值周期性地出现在图３所示的钳位脉冲频率上。在频率域中，峰值出现在ＦＦＴ上的１５．６ｋＨｚ频率处（频率轴的低端）。当模拟输入引脚上的ＤＣ　压差为０．５Ｖ（ＡＩＮ＋为１Ｖ，而ＡＩＮ–为０．５Ｖ）时，１５．６ｋＨｚ频率时的峰值为–６７ｄＢＦＳ，这是ＦＦＴ中的峰值（请参见图４）。该峰值要比ＦＦＴ上的任何谐波都要高许多，并且有利于实现较低值的无杂散动态范围（ＳＦＤＲ）。当压差为０Ｖ（ＡＩＮ＋和ＡＩＮ–均为１Ｖ）时，相同频率时的峰值为–８２ｄＢＦＳ，提高了１５－ｄＢ（请参见图５）。该峰值不但低于二阶和三阶谐波，而且还低于总谐波失真（ＴＨＤ）。

　　图　４和图５显示：随着ＡＩＮ＋和ＡＩＮ–之间的ＤＣ压差增加到一定的水平，如果输入模拟信号小，ＳＦＤＲ则会下降并且会变得比ＴＨＤ更为糟糕。如果　Ｃｌａｍｐｏｕｔ处的去耦电容Ｃ３（请参见图２）不够大的话，尤为如此。在这些测试结果的基础上，我们利用Ｃｌａｍｐｏｕｔ处不同的去耦电容进行了进一步的测试。由于一个–２１ｄＢＦＳ（低于ＴＨＳ１０４１２Ｖ满量程输入２１ｄＢ）模拟输入振幅、一个０．４μＦ的Ｃ３值以及ＡＩＮ＋和ＡＩＮ–之间一个　０．５Ｖ的ＤＣ压差，ＳＦＤＲ比ＴＨＤ要低大约１６ｄＢ。在相同Ｃ３值的情况下，当ＡＩＮ＋和ＡＩＮ–之间的ＤＣ压差降至０Ｖ时ＳＦＤＲ要比ＴＨＤ低　３ｄＢ。如果Ｃ３被增加至１．４μＦ，那么包括ＳＦＤＲ、ＴＨＤ以及信噪比（ＳＮＲ）在内的整体ＡＣ性能就会大大提高。因此，当ＡＩＮ＋和ＡＩＮ–之间的　ＤＣ压差为０Ｖ时ＳＦＤＲ要比ＴＨＤ高大约５ｄＢ，且当ＡＩＮ＋和ＡＩＮ–之间的ＤＣ压差为０．５Ｖ时ＳＦＤＲ要比ＴＨＤ低大约６ｄＢ。该测试数据如表５　所示。

　　该测试数据显示：ＡＩＮ＋和ＡＩＮ–之间的ＤＣ压差不仅可导致模拟输入端的一个峰值，而且还会导致过早的输出饱和，从而降低的模拟输入振幅。例如，当　ＡＩＮ＋和ＡＩＮ–之间的ＤＣ压差为０．５Ｖ时（ＡＩＮ＋为１Ｖ），模拟输入振幅就必须要低于满量程２０ｄＢ以避免输出饱和。当ＡＩＮ＋和ＡＩＮ–之间的ＤＣ压差为０．３Ｖ时（ＡＩＮ＋为１Ｖ），模拟输入振幅就要低于满量程３．５ｄＢ。因此ＡＩＮ＋端和ＡＩＮ–端的ＤＣ电压应相同以保持的ＡＣ　性能和规定的输入振幅。

　　该测试数据还显示：随着模拟输入振幅的降低，ＴＨＳ１０４１似乎可以容许在　ＡＩＮ＋和ＡＩＮ–之间有一个小的ＤＣ压差以保持规定的ＡＣ性能（请参见表６）。在此测试中，模拟输入正弦波为２．２ＭＨｚ（１．４Ｖ峰至峰），低于　ＴＨＳ１０４１满量程３．５ｄＢ。采样速率为４０ＭＨｚ，钳位脉冲为１６ｋＨｚ（６％占空比），模拟输入端的ＤＣ压差为０．３Ｖ（ＡＩＮ＋为　１Ｖ，ＡＩＮ–为０．７Ｖ）。因此，ＡＣ性能仍符合规范的要求——ＳＮＲ为５９ｄＢＦＳ，ＳＦＤＲ为７０ｄＢｃ以及ＴＨＤ为６４ｄＢｃ。

　　测试设置条件

　　该　ＡＣ性能测试是基于ＴＨＳ１０４１ＥＶＭ板得出的，ＥＶＭ原理图请参见参考书目２。ＥＶＭ的基本ＳＥ结构与图２中的基本ＳＥ结构相类似——Ｃ２为　０．６μＦ，Ｃ３为１．４μＦ，ＡＩＮ–端的ＤＣ源与一个３．３－Ｖ电源断开。在ＥＶＭ板上，对于ＳＥ输入端而言，Ｔ１（变压器）的引脚１是开放的，且　Ｊ２为模拟输入。引脚１～２的跳线在Ｗ１和Ｗ２处为开启状态，引脚１～２的跳线在ＳＪＰ６处为关闭状态，且引脚１～２的跳线在ＳＪＰ２和ＳＪＰ１处为开启状态。

　　结论

　　为了保持　ＴＨＳ１０４１的输入范围和的ＡＣ性能，施加到模拟输入端ＡＩＮ＋和ＡＩＮ－的共模电压应满足产品说明书中的要求，且施加到ＡＩＮ－的ＤＣ电压应与具有一个ＳＥ输入结构的ＡＩＮ＋的ＤＣ电压相等。当钳位功能处于开启状态且有一个脉冲信号被施加到Ｃｌａｍｐ时，在ＡＩＮ＋和ＡＩＮ–端施加不同的ＤＣ　电压会导致在模拟输入端出现一个峰值。模拟输入端ＡＩＮ＋和ＡＩＮ－之间的ＤＣ压差越大，峰值就越大。如果钳位脉冲的占空比下降，峰值也会变得更大。这是因为ＡＩＮ＋和ＡＩＮ–的外部电压源被断开时，二者的ＤＣ电压均向着对方彼此相互漂移。因此，ＡＤＣ采样与保持电路的采样电容之间就会在保持阶段发生内部充电或放电。ＡＩＮ＋和ＡＩＮ–之间的ＤＣ电压差还会引起过早的输出饱和并降低模拟输出振幅，因此该压差必须要有一个极限。增加Ｃｌａｍｐｏｕｔ处的去耦电容将化峰值，提高模拟输入端的ＤＣ压差容限并提高ＴＨＳ１０４１的整体ＡＣ性能。这一结论是基于ＴＨＳ１０４１基准测试得出的。对其他高速　ＡＤＣ而言，本文中的观察与测试方法也是非常有用的。

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