利用VHDL设计的测频模块逻辑结构如图13．4所示，其中有关的接口信号规定女口＾阝：
（1）TF（P2.7）：TF=0时等测频； TF=1时测脉宽。
（2）CLR/TRIG（P2.6）：当TF＝0时系统全清零功能；当TF=1时CLRTRIG的上跳沿将启动CNT2，进行脉宽测试计数。
（3）ENDD（P2.4）：脉宽计数结束状态信号，ENDD=1计数结束。
（4）CHOICE（P3.2）：白校/测频选择，CHOICE=1测频；CHOICE＝0自校。
（5）START（P2.5）：当TF＝0时，作为预置门闸，门宽可通过键盘由单片机控制，START＝1时预置门开；当TF＝1时，START有第二功能，此时，当START＝0时测负脉宽，当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数据。
（6）EEND（P2.3）：等测频计数结束状态信号，EEND=0时计数结束。
（7）SEL［2..0］（P2.2，P2.1，P2.0）：计数值读出选通控制。当SEL［2..0］="000"、"001"、"010"……"111"时，将CNT1、CNT2的计数值分8次，每次读出8位，并传送到单片机的PO口。
图1 测频模块逻辑图
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