研发≤65nm工艺的进展

摘要：本文介绍了当前世界半导体公司、材料公司、设备公司和微电子科研中心研发65nm、45nm、32nm和5nm工艺的进展和成果。

关键词：65nm 工艺 45nm 工艺 32nm 工艺 5nm 工艺

1 前言

2003年底世界出台了版本的半导体工业技术发展蓝图(1TRS2003)，见表1。表中hp是指IC中的层金属线尺寸的半间距。ITRS2003要求2004年实现hp90nm，这意味着2004年IC制造将全面步人纳米尺度(100nm—0．1nm)范围。事实上，2003年下半年起英特尔等世界半导体公司已采用90nm工艺量产IC产品，比ITRS2003的要求提前了一年。90nm工艺对IC制造来说是一个里程碑，这是向 65nm工艺进军的起跑点，这是验证摩尔定律继续有效的重要证据。ITRS2003要求2007年实现hp65nm；2010年实现hp45nm；2013年实现32nm；2016年实现hp22nm。为此，世界半导体公司正在紧锣密鼓研制和开发 65nm工艺，如美国的英特尔、IBM、飞思卡尔、TI、AMD；日本的东芝、索尼、NEC、富士通；欧洲的飞利浦、意法半导体、英飞凌、比利时IMEC微电子中心；亚洲的三星电子、台积电、特许等半导体公司。研发≤65nm工艺需要投入巨额资金和汇集众多科研人员，往往一个公司深感力量单薄，渴望走合作、联合之路，共同研制，共享成果。财大气粗的英特尔喜欢独来独往，自己研制≤65nm工艺。大多数半导体公司采取强强联手的办法，共同研制≤65nm工艺。美国和日本在半导体工艺方面竞争由来已久，自1993年至今美国在亚微米、深亚微米工艺竞争中战胜了日本，尤其在微处理器、微控制器、标准逻辑器件、闪存、PLD和模拟器件等领域，美国再次登上世界半导体市场的头把交椅，英特尔成为的半导体公司。日本不甘心失去世界半导体市场的宝座，在近10年，日本在纳米工艺领域向美国提出了挑战，从本文所介绍的研制465nm工艺的进展和成果来看，日本在半导体纳米工艺的不少方面于美国，两国关于纳米工艺的竞争正处于白热化。

2 65nm工艺

(1)IBM、英飞凌和特许于2003年7月达成一项关于共同开发65nm／45nm芯片制造技术的联合协议。该项合作的基础是基于各家公司的优势，如IBM的芯片制造工艺、英飞凌的低功耗芯片技术和特许的通用封装工艺，整个开发工作在IBM纽约州EastFishkill300innl晶圆厂的半导体科技中心(ASTC300)进行，集中三个公司的200名科技人员。

(2)英特尔研制成功65nm工艺的全功能4MSRAM(静态随机存储器)，晶胞尺寸仅为0．57mm2，预计于2005年在300mm晶圆生产线上量产。该65nm工艺融合高性能、低功耗晶体管、第二代英特尔应变硅、高速铜互连及低K电介质材料。高性能晶体管的栅长仅为35nm，当前晶体管的栅长为50nm。英特尔第二代应变硅(Strained Silicon)可提供更高的驱动电流与更快的晶体管速度，而制造成本仅提升2％。采用8层铜互连和新型低K电介质材料，提高了芯片中的信号速度和降低了芯片功耗。该公司披露从采用90nm工艺量产到采用65nm工艺量产只用20个月的时间。

(3)TI在2004年夏威夷召开的VLSI技术会议上发表两篇论文，宣称将65nm工艺用于高密度嵌人式SRAM，一个单元的6只晶体管只占小于0．5μm2尺寸，150万门电路只占1mm2的空间。这种嵌入式SRAM还采用应变硅技术，能使晶体管性能(如驱动电流)提高35％。

(4)美国应用材料、Cadence和佳能合作的X Initiative中心于2004年在美国加州SantaClare召开的SPIE光刻会议上表示，将采用“对角线”(450布线)金属化和65nm工艺制造芯片。整个工作在应用材料加州Sunnyvale的Maydan技术中心进行。经互连测试芯片论证面向先进Cu／低K芯片的X结构设计采用现有工艺技术的可制造性。Cadence提供测试结构设计和芯片验证工具，佳能提供197nmArF光刻机，应用材料提供300mm晶圆多层Cu／低K互连技术。

(5)应用材料将于2007年推出K∠3的Black Diamond低K电介质材料，以用于65nm工艺。

(6)科天(KLA--Tencor)推出用于65nm工艺的表面检测系统的SurfseanSP2，它能在绝缘层上覆硅、应变硅、应变型绝缘层上覆硅等表面检测出30nm的微小缺陷，它的测试速度比原来Surfsean SPI DLS提高5倍。

(7)东芝宣布在2007年采用55nm工艺量产NAND闪存。该公司于2004年3季度推出16Gb NAND闪存，在一个封装中含4个4Gb裸片。该公司将于2005年上半年采用200mm晶圆、70nm工艺量产NAND闪存，2006上半年采用300mm晶圆、
70nm工艺量产NAND闪存，2007年初采用300mm晶圆、55nm工艺量产NADN闪存。

(8)据日本《电子材料》2003年8期报道，东芝采用65nmCMOS工艺研制成功世界功耗晶体管，栅长50nm。它采用氮化铪(Hfsion)作为高K栅电介质层，控制了Si衬底的界面反应，确保界面稳定性。高K栅电介质层采用等离子体氮化技术由Hfsion材料形成，与Si02层相比，栅漏电流降低至其1／1000水平，Hfsion可耐1050℃高温。这种晶体管计划2005量产。

(9)东芝与索尼于2003年在东京宣布，继2001年共同发表90nmLSI技术之后，再度联手发表65nmLSI技术论文。该技术是采用65nm工艺开发DRAM混载CMOS(SOC)技术，它集世界上转换适度快的高性能器件、世界体积的混载DRAM器件和世界上体积的混载SRAM器件于一身，率先确立在单块芯片上同时容纳高性能微处理器和大容量存储器的技术。这套65nm工艺包括30nm高性能晶体管、混载DRAM、混载SRAM和多层互连技术等4个重要部分。采用这套65nm工艺可量产未来手机、车载网络系统、宽带PC网络设备用LSI芯片。这两家公司曾采用65nm工艺设计出TI世界尺寸的可嵌入式DRAM，在单一芯片上内存容量可达256Mbit以上。这两家公司于2001年5月开始结盟合作，2002年9月研制出90nm工艺，2002年4月开始研制65工艺，联合研制为期3年，共投入50亿日元(折合1．2亿美元)的科研经费。目前索尼、东芝正与SCE(Sony Computer Entertainment)及IBM合作开发SOI衬底的65nm工艺，量产“Cell”微处理器。目前在东芝大分厂、SCE长畸厂引进生产设备，2005年正式试产。

(10)NEC于2004年宣称开发出65nm工艺的多层(multi—Leve)Cu／低K互连技术。通过改进互进架构和电介质材料，将有效介电常数减小到3．0。它与传统架构相比，芯片功耗减少15％，信号速度提高24％。该公司采用双镶嵌(DD：DualDamascene)结构，由于减少了低K电介质层的数量，与单镶嵌结构相比，共寄生电容减少10％。α采用多孔渗水低K薄膜和线性电介质，又使功耗减少5％。

(11)日本Asuka计划主要研究65nm工艺，在日本筑波“超级净化室”进行。2004年日本半导体行业宣布投资100亿日元(折合9亿美元)的研发计划，在2006年3月取代目前进行的Asuka计划。这个新计划将使筑波研发中心与MIRA计划的研发工作更加紧密。重点研究远紫外线光刻技术、金属栅氧化物和低K电介质耐蚀膜等。原来Asuka计划由日本电子和信息技术产业协会的半导体执行委员会成员公司中的10家大公司投资。这个新计划将会有更多的公司参加，但不允许国外公司参加，表明与美国、欧洲的竞争。 (12)索尼对IBM在Fishkill的300mm晶圆研制投资3．25亿美元，作为双方共同开发65nm工艺芯片一部分。IBM将于2005年上半年为索尼量产“Cell”微处理器。这两家公司与东芝一起设计“Cell”微处理器，PS3有可能采用“Cell”。

(13)ASML、尼康和佳能将于2004年底或2005年初供应157nm F2 Stepper(准分子激光器扫描分步投影光刻机)，以用于65nm／45nm光刻工艺。由于英特尔于2003年宣布放弃157nmF2Steppe，试图扩展193nmArF Stepper，以用于65nm／45nm光刻工艺。为此，ASML、尼康和佳能于2003年底都宣布生产浸入式193nmArFStepper，尼康将于2005年推出NA为0．92的预生产模型，2006年销售NA>1．0的浸人式193nm ArF Stepper。ASML希望2004年第3
季度推出NA为0．85的浸人式193nm ArF Stepper。

(14)台积电、飞利浦和意法半导体联合开发90nm／65nm工艺，为期5年，主要用于SOC、高性能处理器、嵌入式DRAM和SRAM等。

(15)英飞凌与科莱思于2003年起在德国德累斯顿厂合作开发157m光刻微显影技术用光阻材料，以加速英飞凌在2007年采用55nm工艺量产DRAM。

(16)三星电子于2004年9月采用60nm工艺开发出8GbNAND闪存，并采用80nm工艺制造出2GbDDR2 SDRAM芯片。

3 45nm工艺

(1)2003年1月起美国AMD与IBM联合研制45nm微处理器，他们将在IBM位于纽约州East Fishkill的300mm晶圆厂办公。

(2)英特尔于2003年在东京召开的VLSI主题讨论会上透露，他们在俄勒冈酌Hillsbor0300mm晶圆厂研制出三栅晶体管，预计在2007年采用45nm工艺量产这种三栅晶体管。

(3)英特尔、三星电子、英飞凌、飞利浦和意法半导体都加入比利时IMEC微电子中心开发45nm工艺的7个研发项目，其中有为期5年的极远紫外线(EUV)光刻、193nmArF和157nmF2 Stepper的光刻技术。

(4)应用材料将于2010年推出K=2．4的Black DiamondⅡ低K电介质材料，以用于45nm工艺，2013年用于32nm工艺。

(5)富士通及其研究所研制成功40nm栅极的自适应工艺控制(APC：Adaptive Process Control)技术，该技术在光刻过程中可自动测定光刻胶状况，并将结果自动正向传送(feedforward)至下道工序的刻蚀工艺。在刻蚀过程中通过加工特性的分析，选择的等离子参数，刻出40nm的栅电极，其小于±nm。

(6)日本MERAI计划主要研究45nm工艺的半导体基础技术，在筑波的“超级净化室”进行。

(7)索尼与东芝于2004年宣布再次联手开发45nm工艺，这是继2001年共同开发65nm工艺的延续。这项研究将于2005年底前结束，计划投资200亿日元。研究将在东芝的横滨“Advanced Microelectronics Center”和东芝大分厂进行，双方投入150名技术人员。

(8)CEA(法国原子能委员会)与Crolles2联盟签订一项为期4年(2004—2007)联合开发300mm晶圆、45nm／32nm CMOS技术的合同。Crolles2联盟成立于2002年4月，其成员有意法半导体、飞利浦和飞思卡尔，至2005年这三家公司对研发中心已投资14亿美元，调集450名工程师和研究人员。这项研究由法国CEA—leti(CEA电子信息技术实验室)在法国格勒诺布尔市的300mm晶圆厂(Nanotec300)内完成。该厂区含1000m2洁净室和300mm晶圆制造、质量鉴定和测试等各种设备。研究活动含4个领域：图形形成、前端材料和工序、器件以及后端材料和工序。该项研究除上述四方外还有比利时IMEC微电子中心和美国德州奥斯汀DanNoble中心参加。该项目获得了3亿欧元的支持资金。它由Crolles2联盟、法国政府和当地政府支付。这项协议是CEA—leti与意法半导体在格勒诺布尔市达成200mm晶圆CMOS研究计划的继续。

(9)飞利浦于2003年10月以伙伴身份加盟比利时IMEC微电子中心，共同研发45nm工艺，先从200mm晶圆开始，然后扩大至300mm晶圆。

(10)位于比利时leuven的比利时IMEC微电子中心是一家非营利的研究单位，是欧洲微电子领域的独立研究中心，它通过制定恰当的合作模式，吸引世界半导体公司、设备、材料和软件公司加盟，它已成为世界先进半导体工艺研发的国际平台。2004年IMEC在leuven又建成一座先进的硅研发中心，2004年2季度安装设备。比利时政府大力支持IMEC300mm晶圆研究计划，投资3700万欧元。目前IMEC主要研发45nm工艺，主要包括：①
157nm远紫外线(DUV)和EUV光刻；②用于平面缩小器件(ScaledPlanarDevice)的高迁移率膜的应用和先进源／漏极工程方案；③用于平面缩小器件的高K材料和金属栅极；④新兴CMOS器件；⑤先进互连解决方案；⑥与45nm工艺技术的清洗和杂质控制。在该项研究中将大量采用新材料(如高K材料)、新工艺(如越临界清洗技术)、新设备(如原子薄膜沉积设备ALD)和新结构(如多栅极MOSFET)，来解决各种新问题。

4 22nm工艺

东芝于2004年6月15日在美国檀香山召开的“LVSI技术会议”上宣布，试制成功栅长为10nm，设计工艺为22nm的晶体管，预计2016年量产。该工艺采用与现有技术相同的体MOS结构晶体管，而不是SOl和它Fin(鳍状)型等特殊结构。栅电极采用多晶硅。这种晶体管相当于ITRS中的低功耗(LOP：Low Oberating Power)晶体管。在ITRS中规定，22nm工艺LOT晶体管工作电压为0．5V，EOT(等效氧化层厚度，即栅介质层厚度)为0．7nm。东芝22nm工艺晶体管的工作电压为0．9V，EOT为1nm。过份降价工作电压、阈值电压的不稳定性会导致混载SRAM无法正常工作，为防止这种情况，东芝提高了工作电压。但是，工作电压的提高会导致栅极泄漏电流增长，所以加大栅介质层厚度以控制栅极泄漏电流。该公司采用加大EOT和改变栅介质层(SiON)制造方法，使泄漏电流进一步降低。他
们采用对氮化膜进行氧化处理，提高了栅介质层的介电常数，缩小了实际的栅介质层厚度，使泄漏电流降低10—15倍。以往采用在氧化膜上进行氮化处理。采用22nm工艺试制出nmos晶体管，导通电流为730μA/μm，截止电流为2．2μA～μm。与ITRS中LOP晶体管规定的导通电流(9200μA／μm)和截止电流(0．030μA/μm)相比还有一定的差距。模拟试验表明，若用镍硅化物的金属栅替代多晶硅栅，导通电流可提高至7900μA/μm，截止电流可缩小到0．01μA/μm。

5 5nm工艺

(1)据日本《映像情报学媒体学会志》2003年3期报道，IBM开发出栅长仅为6nm的SiMOS器件，它是目前量产产品的1／10。它采用SOI衬底，光晕注入(Halolmplamt)技术和248nm曝光技术。Si层厚度为4nm。SOI衬底有效地控制了短沟道效应。采用这种晶体管量产电脑用芯片，使其集成度比目前水平提高100倍。它能提高芯片性能和速度，降低生产成本和功耗。

(2)NEC硅系统的研究所在2004年华盛顿召开的国际电子器件会议上宣布，开发出5nm大小的晶体管，若将它应用到电脑制造中，可将现在每秒运算6000亿次的超级计算机缩小到只有台式电脑大小。这种晶体管是目前晶体管体积的1／150，与0．13μm IC相比，速度提高18倍。耗电量是0．13μm IC的1／25。若应用到手机，充电的连续通话时间从现在150分钟延长到60小时。估计20年后可达量产。

从上述可知，半导体芯片尤其是特征尺寸的加工进程正在朝着ITRS2003所要求的方向前进，并正在朝着摩尔定律所指引的方向挺进。