可测性设计及其在IC设计中的作用

　一个用来检测设计错误的测试套件表明，以前所做的验证工作不当。在这个阶段纠正错误，成本会很高，甚至可能导致厂家不生产该产品。虽然困难程度不同，但你总是可以排除设计中的错误。工程师们可以使用的有：可按在各个抽象级别对设计进行仿真的各种各样工具，各种硬件加速器和仿真器，甚至用于测试平台开发的多种语言。在开发期间，你总是可以在设计中添加使验证简单化的临时结构。此外，形式验证技术正在成为强有力的设计验证工具（参考文献1）。不过，尽管有这么多给人深刻印象的工具，但 Collett International Research 公司发现，在所有的芯片设计中，首次制造失败的占51%。而且，74% 的失效是属于功能错误的（参考文献2）。
　　测试工程师必须研究产品成品的拓扑结构，以便找出错误。这个过程非常艰难，因为工程师只能利用器件上的可用引脚，而且必须应对制造过程中使用的 ATE（自动测试设备）在运行速度和内存容量方面的限制。（要想了解 ATE 行业状况的信息，请见参考文献3。）现代制造工艺使设计师们能够在一块IC芯片上集成数百万只晶体管，以实现多种功能，但机械方面的制约因素使得每个IC封装的引脚数量十分有限。因此，如果不添加一些结构，测试工程师们就不可能找出一个器件中的所有错误。幸运的是，可用晶体管的数量是如此之多，添加这些结构几乎没有任何问题。工程师们只要预料到有问题存在并形成一些允许对内部信号进行访问的支持结构，就可利用预防措施来解决测试问题。EDA 行业已经开发出了两类产品来解决测试问题：一类是 ATPG（自动测试图形生成），它可通过检验电路网络和各种功能来提供测试向量；另一类是 DFT（可测性设计），它可在芯片内生成各种逻辑结构，以便在测试器件时支持生产（参见附文《扫描测试和逻辑 BIST：简短的比较》）。设计师们经常在同一芯片中运用这两种方法，因为每种方法的特点是相互补充的。
　　测试技术的演进
直到几年前，大多数 IC都是用功能测试法来测试的。工程师们开发出各种测试向量来检验特定 IC 的所有功能特性，并在生产过程中利用这些测试来验证每一个单元。然而，目前的 IC 太复杂了，功能测试向量的数量甚至对于的 ATE 来说也是太大了。工程师们认识到，一块IC 是由大量独立的或准独立的功能块构成的，单独测试每一个功能块的效率会更高。这种方法叫做结构测试，因为它把一个器件分成一个个功能部件，再单独测试每一个结构。为了完成这项任务，你必须能够给功能块输入适当的向量，并且获得相应的输出。因为功能块可能没有外部的输入端和输出端，所以你必须把一些新的结构插入到 IC 中。
　　结构测试的目的是试图验证所有结构——通常是门电路和存储元件，如触发器和锁存器——以及它们之间的大多数互连线路都工作正常。利用设计网表的门电路级表示法，ATPG 可用算法计算出可控节点的激励源，以便你能测试各种内部设计结构。设计的复杂性和规模日益增大，再加上存储单元数量也很大，已使“控制”和“观察”每一个结构变得更加困难，从而促使人们开发出两种并行方法：“扫描”和“随机测试”。
　　当今的大多数结构逻辑测试方法都是以全扫描方案为基础的。在全扫描方案中，所有存储元件都连接在一起，成为一个或多个扫描链。以测试模式工作时，ATE 串行扫描输入和输出这些存储元件的数据，为测试工程师提供了充分的可控性和可观察性。扫描测试包括：扫入图形数据（对每一个扫描链加载），加上一个或多个功能时钟周期，然后扫出捕获的响应数据。全扫描方法实质上是把任何一个顺序设计变换成为组合设计。测试工程师把 ATPG 图形存储在测试器内存中。ATE 使用若干并行扫描链，把向量输入到电路中。芯片 I/O 引脚的可用性、可用的测试器通道以及片上路由堵塞（因测试模式中链接各个存储元件而引起的）等因素限制了扫描链的数量。
　　随机测试方法把随机数据值加到“设计输入”节点，目的是运行设计中的每一个结构（实际上是对它们进行随机控制和观察）。对于内存等常规结构，这种方法很管用。你可以借助定制设计的 LFSR （线性反馈移位寄存器）和移相器来改善伪随机图形的质量。只要给LFSR装有不同的种子程序（以启动图形生成），你就可以生成可用的全部随机图形空间（2LFSR 长度）的所需分段。测试工程师利用内部寄存器库，把处于测试模式的庞大设计分解成一个个较小的部分。有些设计不适合用随机图形来测试。对于这些设计，你需要插入测试点来改进内部结构的可控制性和可观测性。工程师利用 MISR（多输入签名寄存器）来捕获对随机图形的响应。当 LFSR 和 MISR 成为芯片本身一部分时，用于逻辑电路的BIST（内置自测试）方法便诞生了。当今市售的逻辑 BIST 又前进了一步，使用一种全扫描方法把随机图形数据加到每一个逻辑结构上。这种体系结构考虑到了更多的并行扫描链，因为你再也不需要为扫描链选择通向芯片引脚的路由。
　　支持 DFT 的产品
　　把扫描结构或 BIST 结构插入设计中的大多数工具是根据门级网表来工作的。工程师们设计 RTL（寄存器传送级）的功能电路。然后利用综合工具来生成等效的门级表示法。利用这一网表，DFT 工具就可添加所需的逻辑电路来支持扫描或 BIST，这取决于设计的性质。测试工程师和逻辑设计师合作实现 DFT 收敛是很重要的。DFT 收敛就是在设计的每个阶段满足所有测试要求，以避免因部分设计不能测试而导致的高成本的返工。为了支持这种方法，各种 DFT 工具必须在综合流内很好地工作，以便逻辑设计师能很容易地评估 DFT 对设计的影响。
　　你可以把 Synopsys 公司的产品DFT Compiler（DFT 编译程序）与该公司的 TetraMAX ATPG 工具配合使用。DFT Compiler与Design Compiler（设计编译程序）一起使用，完成性通过的扫描综合。多年来，Mentor Graphics 公司在 DFT 领域扮演主要角色。该公司可提供用于可测试性分析的FastScan 工具套件。FastScan支持多种故障模型，以帮助设计师确保他们的产品满足生产测试需要。工程师可以利用 BSDArchitect 来生成符合 IEEE 1149.1 标准的边界扫描电路，利用 MBISTArchitect 来生成用于嵌入式内存的 BIST 结构，或利用 LBISTArchitect 来生成可在器件内嵌入测试向量的 BIST 结构，这样就可缩短测试时间，减少 ATE 需要的内存数量。Cadence Design System 公司已决定不开发自己的 DFT 产品，而是把 Mentor 公司的 FastScan 产品集成到它自己的 Envisia PKS 流中。由于这两家公司的战略是互相补充的，这种集成就很有意义。Mentor 公司旨在提供同类产品中的单点工具，而 Cadence 则提供全套设计环境，其中既有自己的产品又有第三方 EDA 公司提供的一些产品。Magma Design Automation 公司近使其 Blast Chip RTL-to-GDSII 设计系统增加了DFT功能。它把 DFT 分析和DFT修补两种功能同逻辑综合集成在一起，并能在你需要单独增加 测试结构时取消有时必需的时序收敛迭代。
　　Syntest Technologies 公司营业 10 多年，一直专攻与测试电路有关的难题。它提供多种用于 DFT 的产品。TurboCheck 是一种针对顺序电路的可测试性分析程序。在给定 RTL 网表的情况下，它可以辅助设计师们开发测试选件。TurboScan 和 TurboBSD 分别完成扫描电路综合和边界扫描电路综合，而且还可生成相关的测试图形。TurboBIST 可对此功能逻辑或内存块为中心的 BIST 逻辑进行综合，其中包括来自第三方的知识产权(IP)芯核。假如你的设计包含 DFT 芯核，你就可以利用 TurboDFT，通过或不通过边界扫描控制器把这些DFT芯核连接起来。Syntest 公司的产品是 VirtualScan，它允许工程师们利用比其他情况下更少的引脚来访问芯片内部的大量测试图形，并可缩短测试通过所需的时间。Logic Vision 公司也已把工作重点放在提高可测试性方面。它提供多种产品，其中包括嵌入式的和外部可编程的内存 BIST 块（适用于 DRAM 和 SRAM ）以及嵌入式 BIST 电路（适用于 RAM 块和 ROM 块）。Logic Vision公司的 Chip Test Assemble 产品可以在芯片上生成测试基础结构，其中包括符合 IEEE 1149.1 标准的测试接入端口和边界扫描寄存器。Logic Vision 公司还出售可为PLL 提供嵌入式测试电路元件的PLL BIST产品。
　　DFT 领域的大多数工作是以数字设计为目标。然而，当前的SOC （单片系统）设计通常包含一个或多个模拟块。DFT 技术的设计师们以数字逻辑为中心开发DFT，因此很难把DFT改造用于模拟应用。Credence Systems 公司正率先进行模拟测试工作。该公司初是一家 ATE 提供商，后进入 EDA 领域。它的产品使 BIST 技术适用于电压控制的调节器、ADC 和 DAC 等器件。遗憾的是，该公司的网站对用户不够友好，它要求你先注册，然后才可查找有关这些产品的细节。Credence 公司要求你讲明身份，然后你才能得到关于其产品的资料。这种方法与已建立的 EDA 营销方法截然不同，可能表明 Credence 公司尚需完成其从 ATE 提供商向系统提供商的转变。
　　当今大多数 SOC 都包含有散布在器件的各个部分的许多内存块。每个单独的块都有一个 BIST 结构，所占的空间比较大。不过，由于内存错误导致芯片不能正常工作而付出的代价也是很高的。Virage Logic 公司以自测试与自修补内存块的形式提供了一种选件，这就是 Star 内存系统。该系统包括一个或多个 Star SRAM 块、一个 Star 处理器和一个 Star 保险丝盒。你可以选择容量高达 4Mb 的单端口 SRAM 块或 512 kb双端口 SRAM。只要提供器件在某些失效模式期间可以使用冗余结构，半导体行业可以把自我修补内存的方法扩大应用于逻辑电路领域。有一种技术上和财务上都可取的设计策略，也许就是利用每一道加工工序提供的大量附加晶体管来构建冗余逻辑电路。这种策略是通过复制寄存器那样小的或功能块那么大的结构，来提高芯片可靠性的。只要使用某一工艺失效模式的统计分析，EDA公司就可以开发各种模型来预测逻辑块的脆弱性。当系统在生产测试期间检测到某个故障时，新型测试器可利用在布局与布线过程中用来激活冗余电路和内部测试结构的算法的派生算法，自动生成一种新的拓扑结构。在功能上与失效块等效的冗余块变成有效块，制造成品率也就提高了。当然，冗余电路出故障的概率也始终存在，但同一芯片上发生多个故障的情况比较少见。

www.cadence.com
www.mentor.com
www.collett.com
Credence
Systems Corp
Synopsys
Logic Vision


www.credence.com
www.synopsys.com
www.logicvision.com


Syntest
Technologies
Magma Design Automation
Virage Logic Corp


www.syntest.com
www.magma-da.com
www.viragelogic.com