高速串行数据接收器IC的可测性设计

高速串行数据接收器IC的可测性设计

来新泉 张劼

集成电路芯片的测试已经成为现代集成电路设计的关键，本方案针对高速串行数据接收器专用集成电路的测试难点，提出了可行的测试电路，通过添加测试引脚、设计专用测试模式以及采用内建自测试等方法有效的解决了该芯片电路的功能测试和电气性能测试。

随着现代通信技术的发展，SERDES，即SERializer（串行器）/DESerializer（解串器），已成为高速接口的主流技术。SERDES是一种时分多路复用（TDM）的点对点通信技术，在发送端多路低速并行数据被转换成高速串行信号，经过媒体光纤、同轴电缆的传输，在接收端高速串行数据被恢复转换成低速并行数据，SERDES有增强系统抗噪声和抗干扰能力，并能克服时钟偏移影响等优点。

SERDES系统由发送和接收组成：发送通道电路主要由编码电路、时钟产生电路、并串转换和串行发送器组成；接收通道电路主要由接收器、时钟恢复、串并转换和解码电路组成。

高速SERDES发送器和接收器实现芯片集成，如何在高数据速率下（大于200Mbit/s）测试集成芯片就成为难题。在高速串行数据接收器设计时充分考虑芯片的可测性就成为必不可少的一项工作。本文提出了该芯片的分层次测试方案并设计出具体的测试电路。

高速串行数据接收器的设计

400Mbit/s高速串行数据接收器芯片如图2所示，芯片接收由光纤、同轴电缆传输来的高速LVDS数据，恢复串行数据，转换为并行数据后8B/10B解码输出并行数据。

芯片内嵌基于锁相环的时钟数据恢复电路，以REFCLK参考跟踪输入数据的相位，对输入串行数据实现采样；移位寄存器完成对串行数据串并转换；成帧电路搜寻同步字符确定串行数据的字节边界。当输入引脚MODE为低时，8B/10B解码电路工作，输出解码并行数据；而当MODE为高时，芯片解码电路不工作，为数据直通模式，直接输出恢复的并行数据。在输出数据稳定有效时，芯片数据有效指示信号RDY为低，而在接收数据违反8B/10B编码规则或芯片频率失锁时，芯片输出违规标志信号RVS。

芯片的测试难点

高速串行数据接收芯片为数模混合集成电路，测试有以下难点：

（1）由于芯片测试设备的限制，400Mbit/s的高速串行测试序列生成困难；

（2）芯片支持多种通信协议标准，测试良好的覆盖率需要大量的测试矢量，需要在测试的质量和测试的经济性上进行折中；

（3）片内集成高速锁相环PLL电路、数据恢复电路的测试；

（4）新品在高速串行数据传输系统工作性能的测试。

芯片的测试解决方案

芯片为数模混合集成电路，测试应主要对模拟电路作测试，即对时钟数据恢复电路的测试。当前对数模混合集成电路的测试方法主要有：通过添加测试PAD、管脚来实现芯片模拟电路的可测性；使用模拟电路测试总线（IEEE STD 1149.4）技术在模拟和数字电路之间提供访问技术；数字逻辑电路的内建自测试（BIST）技术对芯片的功能作总体测试验证。

综合考虑芯片的功能和现有的测试方法以及测试设备，设计之初将测试分为以下几个层次进行：

（1）芯片电路的难点CDR（时钟数据恢复）电路的芯片级测试：关键节点由顶层铝引出测试（Probe PAD，通过探针测试芯片CDR电路（含PLL电路）的性能。

（2）制造测试模式：通过改变芯片的VCO、差分数据输入电路的拓扑结构实现芯片低速率工作，而输入测试矢量序列测试芯片。

（3）芯片SERDES传输系统BIST测试:通过配套的SERDES发送器进行BIST测试或由专用序列发生器产生芯片的BIST测试序列进行芯片在传输系统的工作性能测试。

测试具体电路设计

芯片内的CDR电路测试

芯片内的CDR电路（见图3）是同步恢复串行数据关键电路，且内嵌高速PLL电路，在版图设计中采用顶层铝引出CDR电路的关键节点作测试Probe PAD，在测试台上通过探针引出的Probe PAD来进行测试。添加三铝PAD（图3中芯片版图左侧的引出PAD）来观测CDR电路，引出电路的观测信号有：频率监测的输出、延时数据、鉴频器输出、鉴相器输出、低通电路输出即压控电压、VCO输出即高速时钟、延时数据、采样输出。在芯片上电并对芯片实施激励后，观测PAD就能测试芯片的PLL频率跟随特性及时钟数据恢复电路的性能。

芯片的制造测试

芯片的制造测试原理为：切换VCO环路及其他电路结构实现由外部输入芯片的工作时钟，则低速输入测试矢量序列对芯片作时序和电气性能的测试。

设计复用MODE引脚实现测试模式的使能（见图4）。MODE可以接高电平、低电平或悬空。MODE控制芯片解码或直通模式工作，芯片正常工作时必须接高电平或者低电平，在制造测试时悬空MODE引脚，由内部分压电阻得到VCC/2，经过比较器（VREF_H大于VCC/2小于逻辑高电平，而VRFF_L小于VCC/2大于逻辑低电平）和异或门使得TEST_EN为高而使能芯片进入制造测试模式。

在制造测试模式下串行差分数据输入电路由差分数据输入变为两个单端输入（见图4），测试使能信号切换芯片内部数据为TEST_DATA的单端变化作为测试数据输入，而TEST_CLK信号单端变换后输入VCO电路作为测试时钟信号。

电路的VCO输出芯片工作时钟，由VCO的环形电路结构（见图5），切换电路实现在制造测试模式下从引脚输入低速的测试时钟作为芯片的工作时钟（低频时钟忽略VCO延时）。

芯片在制造测试模式的测试步骤为：

（1）使能芯片测试模式工作后输入低频测试时钟建立芯片正常时序状态；

（2）使能芯片成帧控制功能；

（3）连续输入同步字符，观测RDY信号测试芯片成帧功能；

（4）成帧后，输入符合通信协议的测试序列测试芯片时序功能及外部电特性。

在制造测试模式下芯片输出管脚切换引出芯片的关键信号，依据芯片设计支持的通信协议生成测试矢量配合测试仪对芯片的8B/10B解码电路、移位寄存器、成帧电路、数据有效指示电路及芯片的电气性能进行全面测试。

内建自测试（BIST）

在SERDES系统中由发送端发送伪随机序列，由接收器的BIST序列同步信号检测控制，同步产生和发送端相同的本地检测伪随机序列实现数据传输系统的功能测试。这种测试验证串行传输系统的基本功能的实现，而且检测本地伪随机序列和接收序列相校验的错误信号来测试传输系统的误码率。

设计的BIST电路与SERDES发送器配合使用，实现伪随机序列的译码、接收伪随机序列、序列同步检测、序列校验、检验错误指示和BIST同步错误自退出等功能，芯片设计BIST电路工作原理为：当芯片进入BIST模式后，序列同步检测电路立即将芯片的伪随机序列发生器清零以等待输入的伪随机序列的同步信号；当检测到接收伪随机序列的同步位时启动本地伪随机序列发生器实现测试序列和校验序列的同步；九位数据比较器将接收到的伪随机序列和本地校验序列逐个验证，在数据校验错误时芯片RVS管脚输出指示错误指示信号。芯片的RDY引脚在每个测试序列的周期末尾为高，标志芯片进行的BIST测试周期。

为防止传输系统中的干扰使BIST接收的伪随机序列的同步位数据错误影响，电路设计了在序列同步后如果出现32个连续数据校验都出错，则认为接收序列的同步位检测错误，电路自动退出校验过程而返回BIST起始状态重新序列同步检测。但BIST测试出现连续几个测试周期都不稳定工作就应检测传输通道或者测试伪随机序列的发送正常工作与否。

BIST模式下芯片屏蔽MODE而强制8B/10B解码电路工作进行全面的测试。芯片伪随机序列发生器是特征多项式为1＋X4×X9的LFSR（线性移位寄存器），其产生周期为511的9位伪随机序列，为配合8B/10B编码规则以及有效的测试，根据8B/10B规则由序列第九位将序列分为256个数据和255个特殊字，由译码电路将255个特殊字变为8B/10B编码支持的16个特殊字符。

本测试方法及其测试电路在高速串行数据接收器集成电路中解决了高速速率测试的困难，通过改变芯片的VCO和输入电路的结构实现低速率测试矢量芯片测试，对芯片的CDR电路采用顶层铝测试PAD引出观测，还设计BIST电路对芯片作系统校验测试，测试电路的设计充分考虑了芯片的功能特点和测定的可行性。