VlSI,即超大规模集成电路,指几毫米见方的硅片上集成上万至百万晶体管、线宽在1微米以下的集成电路。由于晶体管与连线一次完成，故制作几个至上百万晶体管的工时和费用是等同的。大量生产时，硬件费用几乎可不计，而取决于设计费用。国际上硅片面积已增至厘米见方，管数达十亿个而线宽为0至1微米。
VlSI是70年代后期研制成功的，主要用于制造存储器和微处理机。64k位随机存取存储器是代超大规模集成电路，大约包含15万个元件，线宽为3微米。目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。利用超大规模集成电路技术可以将一个电子分系统乃至整个电子系统“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。例如，可以将整个386微处理机电路集成在一块芯片上，集成度达250万个晶体管。超大规模集成电路研制成功，是微电子技术的一次飞跃，大大推动了电子技术的进步，从而带动了军事技术和民用技术的发展。超大规模集成电路已成为衡量一个国家科学技术和工业发展水平的重要标志。也是世界主要工业国家，特别是美国和日本竞争最激烈的一个领域。超大规模集成电路将继续得到发展。
a) 指数上升的芯片时钟频率对芯片测试的影响。
研究表明，全速测试远比在较慢的时钟频率下进行的测试有效得多。对于高速电路，全速测试或者基于时延故障模型的测试，将越来越重要。显然，要实施全速测试，ATE必须能够以不低于被测电路的时钟频率工作。然而，高速的ATE非常昂贵。根据2000年的数据，一个能以1GHz的频率施加测试激励的ATE，每增加一个测试管脚其价格就上升3000美元。因此，用这样的测试仪进行高速测试的费用也很高。于是，半导体工业面临两个矛盾的问题。一方面，世界上大多数厂家的测试能力仍然只允许进行100MHz左右的时钟频率测试；另一方面，许多需要测试的芯片的时钟频率已经达到或超过了1GHz。
此外，在GHz的时钟频率下，线的电感开始活跃起来，电磁干扰（Electromagnetic Interference，简称EMI）测试是高速芯片对测试的另一个需求。需要定义考虑电磁作用的、包括软错误模型（soft error model）在内的新的故障模型以及测试方法。
b) 不断增加的晶体管密度对芯片测试的影响。
VLSI芯片晶体管的特征尺寸大约以每年10.5%的速度缩小，导致晶体管的密度大约以每年22.1%的速度增加。由于芯片I/O管脚的物理特性必须维持在宏观级别上，以确保芯片的连接和电路板的制作；而硅片的特征尺寸已经迅速地从微米级升级到纳米级。换句话说，芯片I/O和板级接口的规模升级与内部电路不一致，导致了晶体管数与管脚数的比值飞速增长。使得从芯片的管脚来控制芯片内部的晶体管变得越来越困难，这种有限的访问内部晶体管的能力给芯片测试带来了极大的复杂度。
晶体管密度的增加也带来了单位面积功耗的增加。首先，芯片设计时就要考虑功耗的验证测试；其次，施加测试时必须小心调整测试向量，避免过大的测试功耗将芯片烧坏；，可能需要降低晶体管的阈值电压来减少功耗，随之带来的漏电流的增加会使得IDDQ测试的有效性降低。
c) 模拟和数字设备集成到一个芯片上对测试的影响。
通过将模拟和数字设备集成到一个芯片上，提高了系统的性能，但也带来了片上混合信号电路测试的新课题。SOC对测试的影响主要体现在下面几个方面：
i. 需要了解和分析穿过工艺边界（数字和模拟之间、光和射频电路之间等）的工艺过程变化（process variation）和制造引起的缺陷。
ii. 需要研究SOC的高层抽象模型，以获得可以接受的模拟速度和模拟精度。需要在非常高的抽象层次捕获模拟电磁效应。
iii. 系统芯片上互连线将成为影响芯片延迟性能的主要成分。互连线延迟比逻辑门的延迟更重要，并且将日益变得越来越重要。
iv. 需要研究数字、模拟、微电机（Micro-Electromechanical，简称MEM）和光学系统的有效行为模型。
v. 需要发明针对光学、化学和微电机系统故障的新的诊断技术。
vi. 由于SOC采取混合工艺，需要有预言穿过工艺边界的热应力和机械应力的能力。
人们需要新的测试激励产生算法，为SOC组件产生低成本高覆盖率的数字和模拟测试激励和波形。简单的故障模型，即目前的固定型故障模型已经远不能覆盖现实的物理缺陷，必须辅助以时延故障模型、IDDQ提升的电流故障模型以及其他各种不同的模型，实施多样化的测试。SOC设计面临扩展的DFT和BIST、性能验证、调试和早期芯片原型通过DFT和BIST的诊断。为降低测试成本所做的各种努力将持续成为SOC测试的重要课题。
在工程应用中可靠性技术贯穿于VLSI需求分析、产品设计、制造工艺、试验检测以及应用全过程的各个阶段和方面，军事电子和航天技术的发展对VLSI提出了越来越高的可靠性要求，推动了VLSI可靠性技术的不断发展。由于技术的发展和需求的推动，VLSI可靠性保证已从过去主要通过可靠性试验和筛选来控制最终产品的可靠性，逐步转向加强工艺过程控制、加强可靠性设计与功能设计的协同，在考虑工艺能力和功能设计的同时，针对主要失效机理提出对策措施，并对VLSI在全寿命周期中以及特定环境条件下的可靠性指标及其成本进行综合权衡，据此在电路设计、结构设计和版图布局、材料选择、工艺流程和参数选择、工艺过程控制、设计验证与过程评价、产品的可靠性试验评价与筛选等环节引入适当的可靠性技术，使产品的可靠性水平得到保证和提高。VLSI可靠性技术包含了可靠性设计与模拟、可靠性试验与评价、工艺过程质量控制、失效机理与模型研究以及失效分析技术等五个主要的技术方向，随着可靠性物理研究的不断深入，VLSI可靠性技术呈现出模型化、定量化、综合化的发展趋势。
由于VLSI集成度一直遵循“摩尔定律”以每18个月翻一番的速度急剧增加，目前一个芯片上集成的电路元件数早已超过一个亿，这种发展趋势正在使VLSI在电子设备中扮演的角色从器件芯片转变为系统芯片(SOC)；与此同时，深亚微米的VLSI工艺特征尺寸已达到0.18 μm以下，在特征尺寸不断缩小、集成度和芯片面积以及实际功耗不断增加的情况下，物理极限的逼近使影响VLSI可靠性的各种失效机理效应敏感度增强，设计和工艺中需要考虑和权衡的因素大大增加，剩余可靠性容限趋于消失，从而使VLSI可靠性的保证和提高面临巨大的挑战。因此，国际上针对深亚微米／超深亚微米VLSI主要失效机理的可靠性研究一直在不断深入，新的失效分析技术和设备不断出现，世界上的集成电路制造厂商都建立了自己的VLSI质量与可靠性保证系统，并且把针对VLSI主要失效机理的晶片级和封装级可靠性评价测试结构的开发和应用纳入其质量保证计划，可靠性模拟在可靠性设计与评估中的应用也日益增多。在进一步完善晶片级可靠性(WLR)、统计过程控制(SPC)和面向可靠性的实验设计方法(DOE)等可靠性技术的同时，国际上在90年代提出了内建可靠性(BIR)的新概念，把相关的各种可靠性技术有目标地、定量地综合运用于VLSI的研发和生产过程，从技术和管理上构建VLSI质量与可靠性的保证体系，以满足用户对降低VLSI失效率、提高其可靠性水平的越来越高的要求。
在我国，VLSI可靠性技术经过近两个五年计划的研究和实践，发展与应用已经上了一个新台阶。在VLSI工艺可靠性评价与保证技术方面，建立了面向国内重点集成电路研究的生产线的晶片级可靠性技术WLR，包括工艺质量评价PCM技术、可靠性评价REM技术和工艺质量控制SPC技术，为集成电路制造阶段工艺质量控制和可靠性保证提供了必要的方法和手段，为考核工艺线质量和可靠性能力水平提供了定量依据；在VLSI可靠性设计、模拟与分析技术方面，针对当前VLSI设计阶段的可靠性问题开展了针对主要失效机理的可靠性设计技术研究，自行开发了集成电路可靠性综合模拟器ISRIC，建立并逐步完善了以电子束测试、光发射故障诊断、电子微探针分析和IDDQ测试为核心的综合失效定位技术，并实施和验证了这些技术的有效性，达到了工程实用化的要求。这些技术与90年代尤其是近几年国外普遍采用的可靠性评价方法和技术相一致，具有技术先进和实用性强的特点，在国内几条典型的集成电路生产线和多个电路产品中应用，对稳定工艺和提高工艺成品率，实现批次性工艺可靠性评价和工艺可靠性一致性监测，保证集成电路工艺平台及电路产品的可靠性发挥了重要的作用。我国VLSI可靠性技术的发展具有以下特点：
(1)通过失效模式和失效机理分析，揭示导致失效和影响可靠性的内在根本原因，有针对性地进行可靠性设计—失效分析—信息反馈—设计改进，形成循环，以这样的技术途径促进VLSI固有可靠性水平提高。
(2)紧跟国际上先进的VLSI可靠性技术发展趋势，如WLR技术、可靠性模拟技术、先进的失效分析技术等，并进行了深入研究和工程应用。
(3)由于我国VLSI可靠性技术应用的工艺平台与国外有差距，因此目前我们研究和解决的重点是微米／亚微米器件的可靠性问题，而国际上可靠性研究的对象则是超深亚微米器件的可靠性问题。?
(4)我国VLSI可靠性技术面向工程应用，实用性强。以PCM、REM和SPC为核心的工艺可靠性评价与保证技术已经被采用，并取得成效。
未来十年将是国内VLSI产业和技术大发展的十年，将建成多个微电子产业基地，形成以0.25 μm以下VLSI加工技术为核心的设计、制造、测试、封装企业群，并带动全国范围的微电子技术的蓬勃发展。VLSI可靠性技术的发展必需抓住时机，依托这一发展趋势，突出重点，以应用促发展。
（1）在“十五”期间进一步加强对VLSI可靠性应用研究的投入，开展以ASIC、特别是SOC、CPU和DSP等为代表产品的VLSI可靠性设计与验证技术、晶片级（WLR）的可靠性评价与保证技术，Foundry标准工艺线的可靠性参数建库技术，超深亚微米器件失效物理研究，新材料、新器件结构的失效机理研究，无损检测和评价筛选新方法研究，以及新的失效分析技术研究，有效控制各种失效模式，实现可靠性增长。
（2）依托电子元器件可靠性物理及其应用技术国家重点实验室在微电子器件可靠性研究方面的技术和设备条件，通过进一步的能力扩展建设，形成VLSI可靠性评价、试验、筛选、老化、失效分析等系列化的可靠性技术支撑体系，为半导体工业界提供相关技术服务。
（3）制定和实施可靠性相关标准。补充和完善现有国家标准、国军标、企业标准中相关的可靠性内容，建立和完善各类可靠性设计、评价、试验、工艺控制和模拟等行业标准、规范与实施细则，使VLSI设计和工艺过程中可靠性实施有定量的考核标准与依据，保证工艺成品率和产品的可靠性。?
（4）全面推广应用成熟的可靠性技术是VLSI可靠性保证计划实施的关键。特别是标准工艺线的工序能力考核和SPC控制技术、标准工艺的可靠性评价技术、可靠性设计与仿真评价技术等应在全行业内推广应用。
