由于SiC 材料具有禁带宽度大，载流子迁移率较高( 达到Si 材料的80%)，进入了研究人员的视线，多种结构SiC 基器肖特基结器件见诸报道。但SiC 材料昂贵，适用于制造600 V ～ 3000 V 的高速器件。因此在300 V ～ 500 V 电压范围内，硅基肖特基结二极管仍有很大的市场空间。
功率器件的发展和应用
20 世纪 50 年代，代双极型功率器件——硅晶闸管成功问世，不仅满足了当时人们对某些电力开关的需求，也同时指明了电力能源分配由原始的粗放化向精细化发展的方向。随着研究人员对功率器件物理机理的深入研究以及实验过程的不断探索，功率器件的发展可谓突飞猛进。应用于大功率工作环境下的门极可关断晶闸管（GTO），应用于低压但开关速度很高的功率场效应晶体管（power MOSFET），以及应用于中等电压、中等频率范围的绝缘栅双极型晶体 管（IGBT）等产品相继问世，克服了代功率器件在可控性、高速性、易驱动性等多方面存在的问题，推动着功率器件向更高效、更安全的方向发展，进而促使新型大功率电力电子装置成功的应用于各种工业电源、电能质量控制、电机驱动、国防和分布式发电等领域。
早在 20 世纪 80 年代，电力系统已成为超高压远距离输电、跨区域联网的大系统，随后可再生能源风电的加入又极大的推动了电力系统的进步。电力系统的庞大使人们对电力系统的安全、稳定和高速要求更高，这不仅需要现代电网的管理方式和运营模式，而且需要电力电子设备具有更高的电压、更大的功率容量和更高的可靠性。
几乎所有的功率系统中都采用硅器件，但受到硅材料物理参数的限制，基于硅工艺的功率器件功率半导体器件现在的水平基本稳定在 10-10 W·HZ 左右。首先，硅的低击穿电场使得高耐压得采用厚的轻掺杂层，这将导致较大的串联电阻，尤其对于单级器件更是如此。其次是硅禁带宽度窄，使得器件在较低的温度下就有较高的载流子浓度，高的漏电流造成不可恢复的热击穿，限制了器件在高温和大功率耗散条件下的应用，再者，硅的热导率较低。因此对于更高要求的电网，目前只能对现有的硅基器件采用串、并联技术和复杂的电路拓扑来实现，这导致了故障率和成本增加很多，制约了现代电力电子器件在电力系统中的应用。
肖特基结二极管( SBD) 是高频电子电路中必不可少的配套器件，但其反向击穿电压较低，仅为100 V 左右，且漏电流较大，限制了肖特基二极管在要求较高耐压的高频电子电路中的应用。因此高耐压肖特基结器件一直是研究的热点。为了减小肖特基二极管漏电流并提高其击穿电压，B． J． Baliga 等人提出了结势垒肖特基( JBS) 结构和P－i －n 与肖特基结混合型( MPS)结构。其中JBS 结构通过p+－n 结势垒屏蔽效应，能大大降低肖特基二极管的漏电流。而MPS 结构通过在正向导通时漂移区电阻率调制效应，能尽可能地降低漂移区浓度，从而提高肖特基二极管的击穿电压。但由于有少数载流子的注入，增加了MPS 二极管的回复时间。
随着新材料技术的发展，由于SiC材料具有禁带宽度大，载流子迁移率较高( 达到Si 材料的80%)，进入了研究人员的视线，多种结构SiC 基器肖特基结器件见诸报道。但SiC 材料昂贵，适用于制造600 V ～ 3000 V 的高速器件。因此在300 V ～ 500 V 电压范围内，硅基肖特基结二极管仍有很大的市场空间。
功率电子系统中，好的整流器需满足开启电压和漏电流小，击穿电压和开关速度高，导通电流大等条件，这是研究者设计与制造工作的前进方向。近年来肖特基势垒二极管的低功耗、大电流、超高速和极短的反向恢复时间使其广泛应用于高频开关电源、低压续流电路和保护电路。
MBR1045、HBR10100A是单外延保护环结终端肖特基势垒二极管(简称S-SBD)。MBR1045、HBR10100A的肖特基金属分别为Ni和Ti。MBR1045、HBR10100A 的主要工艺流程为外延片→场氧化→P保护环光刻→P保护环腐蚀→P注入→P推结→肖特基接触形成→欧姆接触形成。其中注入工艺中的注入剂量和能量分别是 1×10cm，60keV。P推结是利用限定源扩散工艺实现的，表面浓度大约在1×1019cm。
硅基肖特基势垒二极管结构优化
镍通常用来与 N 型硅形成肖特基接触，且势垒高度随着工艺变化而变化，其变化范围在 0.5~0.9eV。一般 NiSi/Si 可形成 0.64eV 左右的势垒高度，而 NiPt/Si 形成 0.78eV 左右的势垒高度。结合已有产品测试结果，耐压为 45V、100V 两种硅基肖特基势垒二极管的肖特基势垒高度分别为 0.64eV 和 0.78eV；保护环 P区的掺杂浓度 l×10cm。除了肖特基势垒高度和 P+保护环的窗口宽度、结深外，SBD 的外延层厚度、浓度，场氧化物的厚度等也影响 SBD 的正向导通特性、反向截止特性、结电容等。 当 SBD 加反向偏压时，类似 PN 结二极管击穿电压限制肖特基势垒管的阻断电压。
对于 S-SBD 而言，外延层浓度增加，导通压降减小，反向漏流变大，特征导通电阻变小，结电容变大；并且 S-SBD随着外延层厚度增加，导通压降变大，反向漏流减小，特征导通电阻变大，结电容变大。为了达到实际 45V、100V 反向耐压的 SBD，根据以往科技工作经验，设计时 SBD 的反向耐压分别达到 52V、120V 以上。根据上面三个式子可以初步估测出两种反向耐压的SBD 的外延层浓度和厚度范围。
D-SBD 主要特点是它的外延层由 N外延层和 N 外延层两部分组成，N 外延层掺杂浓度高于 N-外延层，但远低于 N衬底。与 S-SBD 相比，增加一层浓度较高的 N 外延层使表面 RESURF 条件发生一定的变化，使表面电场分布改变，在提高纵向耐压的同时降低导通电阻。D-SBD 的结构参数主要有器件长度 L；N层杂质浓度 Nd1，厚度 tepi1；N 外延层杂质浓度 Nd2，厚度 tepi2；氧化层厚度 tox；保护环结深 xj，宽度 W，位置 d。
外延层优化
外延层厚度
当器件尺寸为定值时，无论肖特基势垒高度 Фsbh是 0.64eV 还是 0.78eV D-SBD，随着 N-外延层的厚度变大，D-SBD 的击穿电压和特征导通电阻均变大；相反地，随着 N 外延层的厚度变大，D-SBD 的击穿电压和特征导通电阻均变小。
当tepi1与tepi2之和及器件尺寸为定值时，对于肖特基势垒高度为0.64eV D-SBD，导通压降随着 N-外延层的厚度增加略有增加；当 tepi12μm，零偏时结电容基本不随 tepi1与 tepi2变化。对于肖特基势垒高度为 0.78eV D-SBD，导通压降随着 N-外延层的厚度增加略有增加；当 tepi14μm，零偏时结电容基本不随 tepi1与 tepi2变化。所以在满足耐压情况下获得尽量小特征导通电阻和导通压降与结电容，本文对于肖特基势垒高度为 0.64eV D-SBD 的外延层厚度选取：无论任何器件尺寸 tepi1=2μm，tepi2=1μm；对于肖特基势垒高度为 0.78eV D-SBD 的外延层厚度选取：无论任何器件尺寸 tepi1=1μm，tepi2=9μm。
外延层浓度
当其他结构参数为定值时，对于肖特基势垒高度为 0.64eV D-SBD 随着 N-外延层的浓度变大，击穿电压和特征导通电阻均变小；对于肖特基势垒高度为 0.78eV D-SBD 随着 N外延层的浓度变大，击穿电压变小，然而特征导通电阻则略有增大。
当N外延层浓度及器件尺寸为定值时，对于肖特基势垒高度为0.64eV D-SBD 随着 N外延层浓度变大，导通压降变小，零偏时结电容略有增加。对于肖特基势垒高度为 0.78eV D-SBD，当 L=1778μm 时随着 N外延层的浓度变大，导通压降减小；当 L=2040μm 和 L=2290μm 时随着 N外延层的浓度变大，导通压降变大；但是导通压降随着外延层浓度变化一个数量级仅变化约为 0.004V。然而肖特基势垒高度为 0.78eV D-SBD 随着 N-外延层的浓度变大，零偏时结电容明显增加。所以在满足耐压要求情况下以降低特征导通电阻、导通压降与结电容折衷，本文对于肖特基势垒高度为 0.64eV D-SBD 的 N-外延层的浓度选取：当 L=1778μm 时 Nd1=6.1×10cm；当 L=2040μm 和L=2290μm 时 Nd1=5×10cm。对于肖特基势垒高度为 0.78eV D-SBD 的 N-外延层的浓度选取：无论任何器件尺寸 Nd1=1×10cm。
D-SBD 的击穿电压和特征导通电阻随着 N 外延层浓度变化。当其他结构参数为定值时，对于肖特基势垒高度为 0.64eV D-SBD 随着 N 外延层的浓度变大，击穿电压和特征导通电阻均变小；对于肖特基势垒高度为 0.78eV D-SBD 随着 N 外延层的浓度变大，击穿电压变小，然而特征导通电阻则略有增大。
当 N-外延层浓度及器件尺寸为定值时，无论肖特基势垒高度 Фsbh 26 是 0.64eV 还是 0.78eV D-SBD，随着 N 外延层浓度变大，导通压降变小，零偏时结电容略有增加。
结终端设计
SBD 在肖特基接触的边缘电场线集中，电场强度增加导致势垒降低，因隧道效应明显增加了反向漏电流，反向截止特性变软，使 SBD 的耐压远低于平面结。为缓解边缘电场线集中效应，通常有两种技术路径：(1)改善耗尽层曲率，使表面耗尽层横向扩展到场板边缘之外；(2)使用局部氧化(local oxidation of silicon，LOCOS)工艺，在肖特基接触边缘处生成二氧化硅层。结终端大致分类如图 3.9 所示，其中保护环特别适用纵向器件，设计关键是优化环深度与个数和环间距使得主结和环结同时达到临界击穿电场，可使器件耐压化。须指出环数增多，器件耐压非线性提高、自身面积越大和仿真数据也急剧地增加。
硅基肖特基势垒二极管静态特性
正向导通特性
对于 SBD 来说，正向导通功耗(PF)是导通压降与导通电流(IA)乘积，它对总体功耗的影响。一般 IA是预先设定的，则降低导通压降是降低 PF的途径。一般通过增大有源区面积来降低 VF，这与器件小型化、结电容最小化、缩短反向恢复时间相矛盾。为了降低 VF．
反向截止特性
肖特基势垒二极管的耗尽层厚度仅仅数个纳米，随着反向偏压变大隧穿机率升高，易发生软击穿，所以硅基 SBD 的耐压都在 100V 以内。
对于肖特基势垒高度为 0.64eV POP-SBD、PIP-SBD、D-SBD 和 S-SBD 的击穿电压均为 52V 以上，击穿时反向漏流小于 24 nA；而对于肖特基势垒高度为 0.78eV POP-SBD、 PIP-SBD、D-SBD 和 S-SBD 的击穿电压均为 120V 以上；击穿时反向漏流小于 0.31 nA。无论势垒高度为 0.64eV 还是 0.78eV，四种器件的反向漏流都随着器件尺寸变小而变小，这说明在同样耐压下器件尺寸变小不仅调高了功率密度而且降低了功耗。
结电容
外延层的电阻率决定器件的结电容。器件设计耐压满足 52V 和 120V 以上，肖特基势垒高度为 0.64eV 器件：D-SBD 与 S-SBD 比较，它的特征导通电阻在 L 为 2290μm、2040μm 和 1778μm 分降低了 42%，48%和 57%，当器件尺寸一定 POP-SBD 和 PIP-SBD 与 D-SBD 比较，它们的特征导通电阻基本不变；当器件尺寸一定 PIP-SBD 和 D-SBD 与 S-SBD 比较，它们的零偏时结电容变化小于 5%，然而 POP-SBD 与 S-SBD 比较，它的零偏时结电容升高了13%。肖特基势垒高度为 0.78eV 器件：当器件尺寸一定 D-SBD 与 S-SBD 比较，它的特征导通电阻和零偏结电容分别降低了33%和51%；当器件尺寸一定POP-SBD和PIP-SBD与 D-SBD 比较，它们的特征导通电阻和结电容变化可忽略。无论肖特基势垒高度与器件尺寸 POP-SBD、PIP-SBD、D-SBD 与 S-SBD 比较，它们的导通压降变化小于 0.03V。
硅基肖特基势垒二极管动态特性
静电失效
MOS 器件、含有 MOS 电容或钽电容的双极型电路和混合电路静电失效多为过电压所致场失效；双极型器件、含 PN 结二极管保护电路、肖持基二极管以及含有双极器件的混合电路静电失效多属于过电流所致热失效。实际元器件发生哪种失效取决于静电放电回路的绝缘程度。通常在反偏电压下载流子由热产生，随着 ND增加电压势垒降低，当 ND大于外延层掺杂浓度时电压势垒减少到零并且发生热击穿。
