Arteris推出升级版Multi-Die 解决方案，加速AI驱动芯片创新

　　在人工智能计算需求重塑市场格局之际，致力于加速系统级芯片 (SoC) 开发的领先系统 IP 提供商 Arteris 公司（纳斯达克股票代码：AIP）今天宣布扩展其 Multi-Die 解决方案，为基于芯粒的快速创新提供基础性技术支撑。
　　Arteris 总裁兼首席执行官 K. Charles Janac 表示：“在芯粒时代，传统单片式芯片设计已越来越难以满足日益增长的计算需求。Arteris正通过基于行业标准、经过硅验证的自动化解决方案，引领行业向芯粒时代转型，实现IP核、芯粒与SoC之间的无缝集成。"
　　摩尔定律（预测芯片晶体管数量每两年翻倍）正在逐渐放缓。随着半导体行业（尤其是受AI算力需求的驱动）加速提升性能与能效，基于multi-die系统的架构创新变得至关重要。Arteris推出的升级版Multi-Die解决方案，通过专为以下目标打造的一系列增强型技术应对这一行业转型：实现可扩展的快速流片周期、满足高性能计算需求、以及符合车规级关键任务设计要求。
　　商业影响：从技术创新到市场加速
　　Arteris的解决方案通过提供关键的片上网络（NoC）IP技术——实现标准化晶粒间通信，并自动化关键SoC设计流程——显著缩短了芯粒和SoC的设计周期，同时优化了功耗、性能与面积瓶颈。
　　该扩展解决方案专为互操作性打造，支持通用芯粒互连标准（UCIe）、多种Arm AMBA协议、PCIe，并能与主流物理IP集成，从而确保基于行业标准的强健生态系统兼容性。通过与主要EDA厂商及全球晶圆厂的深度集成，为芯片创新者和电子产品系统厂商提供开箱即用的解决方案。
　　Arteris Multi-Die 解决方案的核心能力：
　　   经过硅验证的非一致性FlexNoC IP支持相关行业标准，可与第三方商用晶粒间控制器及物理层接口（PHY）无缝集成。
　　新增缓存一致性Ncore NoC IP功能可实现跨芯粒的缓存一致性读写操作，使应用软件开发者能够将multi-die系统视为单一硅片进行操作。
　  优化的Magillem Connectivity自动化技术，支持从IP核与芯粒进行SoC组装，降低人工集成易出错带来的项目风险。
　    升级版Magillem Registers自动化方案，基于单一数据源实现从系统映射定义到验证文档的软硬件协同集成。