SK 海力士公布 DRAM 长期路线图，聚焦 10nm 以下技术

　　据 ZDNet 报道，继 3 月份推出 12 层 HBM4 样品后，SK 海力士在 6 月 8 日至 12 日于京都举行的 2025 年 IEEE VLSI 研讨会上，公布了长期 DRAM 路线图和可持续发展愿景，着重介绍了 10nm 以下技术的规划。
　　SK 海力士首席技术官 Cha Seon Yong 在 6 月 10 日的主题演讲中指出，现有技术扩展面临着愈发严峻的挑战。他表示，SK 海力士将借助结构、材料和组件方面的突破，为 10nm 及以下的下一代节点采用 4F垂直栅极和 3D DRAM 技术。
　　4F? VG（垂直栅极）平台作为一种下一代 DRAM 技术，旨在通过垂直栅极结构减少单元面积，实现更高密度、更快速度和更低功耗。在这种结构中，栅极垂直构建并被沟道包围，与传统平面设计中栅极平放在沟道顶部不同。目前多数 DRAM 使用 6F 单元，而 SK 海力士计划转向 4F单元和晶圆键合，以提升性能和单元效率。
　　同时，SK 海力士强调 3D DRAM 与 VG 技术一样，是未来发展路线图的关键支柱。尽管有人担忧堆叠更多层数会增加成本，但 Cha 强调持续创新能确保规模化发展。除架构外，SK 海力士还致力于突破材料和组件的限制，为未来 30 年的 DRAM 发展奠定基础。
　　从市场数据来看，TrendForce 的数据显示，2025 年第一季度全球 DRAM 产业营收达 270.1 亿美元，环比下降 5.5%。SK 海力士凭借 97.2 亿美元的营收首次登顶，得益于 HBM3e 出货量强劲且价格稳定，而三星以 91 亿美元的营收降至第二位，环比下降 19%。
　　3D DRAM 是一种将存储单元堆叠至逻辑单元上方的新型存储方式，相比传统 2D DRAM，能在单位晶圆面积实现更高容量。它还具有数据访问速度快、低功耗、高可靠性等优势。十多年来，业界受 3D NAND 成功的推动，一直致力于 3D DRAM 的发展。许多 3D DRAM 概念已提出并申请专利，一些主要 DRAM 厂商也在进行晶圆级测试。
　　此前在 Memcon 2024 上，三星电子公布了 3D DRAM 开发计划，明确将在 2030 年前实现商业化。三星电子副社长李时宇介绍了 4F? Square VCT DRAM 及 3D DRAM 的研发进展，展示了其在紧凑型高密度内存领域的领先地位。三星聚焦的 VS - CAT DRAM 技术类似 3D NAND 堆叠多层 DRAM，除提升容量外，还能降低电流干扰。三星预计采用存储单元和外围逻辑单元分离的双晶圆结构，完成存储单元晶圆和逻辑单元晶圆生产后，需进行晶圆对晶圆（W2W）混合键合得到成品。目前三星已在内部实现 16 层堆叠的 VS - CAT DRAM。