闪存， 超过400 层

　　根据外媒报道，三星目前正在开发286 层的第九代 3D NAND ，并且正在开发 400 层技术。
　　这是通过 2025 年 IEEE 国际固态电路会议议程发布透露的。2 月 19 日的第 30.1 届会议第 65 页的标题为“具有 5.6Gb/s/pin IO 的 28Gb/mm2 4XX 层 1Tb 3b/cell WF-Bonding 3D-NAND 闪存”，其中的论文由三星团队撰写。
　　这款 1 兆位 NAND 芯片的密度为 28 Gb/mm 2，层数超过 400 层，采用三级单元 (3b) 格式，将成为三星 V-NAND 技术的第十代产品。第九代芯片采用双串堆叠，有 2 x 143 层，有 TLC 和QLC（4 位/单元）两种格式。第九代 V-NAND 支持高达 3.2 Gbps 的数据速度，而新的 400 层以上技术则支持每针 5.6 Gbps，速度提高了 75%。该速度似乎既适合 PCIe 5，也适合两倍快的 PCIe 6 互连。
　　“WF-Bonding” 是指晶圆到晶圆的键合，其中两个单独的 NAND 晶圆（其上已制造单元和/或电路）相互连接。这种键合使每个晶圆的制造工艺在可扩展性、性能和产量方面得到优化。
　　生产层数最高的是 SK 海力士，为 321 层，其次是三星，为 286 层，美光为 276 层。西部数据和铠侠的 BiCS 工艺有 218 层，正在开发 300 多层的 BiCS 9 代。SK 海力士的 Solidigm 子公司凭借其 QLC 格式的 192 层技术，可以说又回到了层数黑暗时代，尽管它刚刚宣布使用这种 3D NAND 推出一款高容量122 TB SSD。中国的长江存储即将推出一款 300 层芯片。
　　我们知道一些存储供应商一直在讨论 256 TB 驱动器，并假设这些驱动器将使用比目前更先进的层数。三星现有的 QLC BM1743 SSD 容量为 61.44 TB，由 176 层构建；这是其第七代 V-NAND。借助三星 V9 的 286 层和 V10 的 400+ 层，256 TB 甚至 512 TB 等更高容量成为可能，以及用于智能手机、车辆 ADAS 系统等的更高容量嵌入式 SSD。
　　我们不知道三星 400 多层 NAND 芯片是否会投入生产以及何时投入生产。这将由新管理层决定。
　　SK海力士正在开发400层以上的NAND，计划于2025年实现量产
　　据韩国媒体TheElec透露，SK 海力士一直在探索在超低温下制造 3D NAND 的潜力，这可能使这家韩国内存巨头能够生产超过 400 层的新一代产品，并计划于2025年量产。
　　据报道，SK海力士并未在自己的晶圆厂进行测试，而是将测试晶圆送往东京电子（TEL），以测试后者最新的低温蚀刻设备的性能。与通常在0~30°C下运行的现有设备不同，这家日本晶圆厂设备制造商的新型蚀刻设备能够在-70°C下进行高速蚀刻。
　　据TEL新闻稿称，其最新的内存通道孔蚀刻技术仅用33分钟便可实现10微米深的高深宽比蚀刻，与之前的技术相比，还可将全球变暖潜能值降低84%。
　　报道援引业内人士的话称，SK海力士计划在321层NAND中采用三层堆叠结构。然而，在深通道孔蚀刻方面，实现均匀性是一项重大挑战。因此，由于蚀刻垂直孔的难度相当大，因此公司通常采用双层甚至三层堆叠结构进行3D NAND制造。
　　借助 TEL 的新蚀刻设备，未来可能能够制造出超过 400 层的 3D NAND，即使是堆叠层数较少的结构，也能让内存制造商通过简化流程来降低成本。SK Hynix 的目标是生产超过 400 层的 3D NAND 产品，这些 NAND 芯片可能根据其性能采用单层或双层堆叠结构。
　　Kioxia的目标是到2031年量产1000层3D NAND
　　据Xtech Nikkei报道，Kioxia 首席技术官宫岛秀文表示，该公司计划到 2031 年大规模生产层数超过 1,000 层的 3D NAND 存储器。在东京城市大学第 71 届应用物理学会春季会议的演讲中，宫岛讨论了在 3D NAND 设备中实现层数超过 1,000 的技术挑战和解决方案。
　　如今，增加 3D NAND 设备中的活动层数量是提高闪存记录密度的最佳方法，因此所有 3D NAND 制造商都努力每隔 1.5 到 2 年通过新工艺节点来实现这一目标。每个新节点都会带来一些挑战，因为 3D NAND 制造商必须增加层数并在横向和纵向缩小 NAND 单元。此工艺要求制造商在每个新节点上采用新材料，这是一项重大的研发挑战。
　　如今，铠侠最好的 3D NAND 设备是 第 8 代 BiCS 3D NAND 内存 ，具有 218 个活动层和 3.2 GT/s 接口（于 2023 年 3 月首次推出）。这一代引入了一种新颖的 CBA（CMOS 直接键合到阵列）架构，该架构涉及使用最合适的工艺技术分别制造 3D NAND 单元阵列晶圆和 I/O CMOS 晶圆并将它们键合在一起。结果是具有增强的位密度和改进的 NAND I/O 速度的产品，这确保了该内存可用于构建 最好的 SSD。
　　与此同时，铠侠及其制造合作伙伴西部数据尚未披露有关 CBA 架构的具体信息，例如 I/O CMOS 晶圆是否包括额外的 NAND 外围电路，如页面缓冲器、感测放大器和电荷泵。通过分别生产存储单元和外围电路，制造商可以为每个组件利用最高效的工艺技术，从而在行业向串堆叠等方法发展时带来更多优势，串堆叠肯定会用于 1,000 层 3D NAND。