Synopsys -想要在一个封装中混合搭配多个芯片？UCIe给出了答案

　　如今，摩尔定律逐渐放缓，开发者凭借自身的聪明才智，探索到了一些突破物理极限的创新方法。Multi-Die设计便是其中之一，能够异构集成多个半导体芯片，提供更出色的带宽、性能和良率。而Multi-Die设计之所以成为可能，除了封装技术的进步之外，用于Die-to-Die连接的通用芯粒互连技术（UCIe）标准也是一大关键。
　　通过混合搭配来自不同供应商，甚至基于不同代工厂工艺节点的多个芯片或小芯片，芯片开发者可以灵活地针对特定目标功能，选择特定的芯片来满足需求。并非所有功能都需要采用最先进的节点，因此开发者可以在节省部分成本的同时，更轻松地调整芯片设计以适应不同的产品版本。UCIe IP使Die-to-Die连接实现了标准化，并使不同的芯片之间能够相互通信。
　　此外，从单个供应商处采购IP有助于充分利用完整的芯片设计和验证流程，其中包含了适用于各种工艺技术的IP，即便设计中包含了多个供应商和代工厂工艺节点的芯片，也能保障协同工作。这种方法的优势还包括：
　　缩短设计时间，降低设计风险
　　提高结果质量
　　更快获得结果
　　新思科技提供了丰富多样的UCIe IP解决方案，针对主要代工厂及标准和先进封装进行了优化，并已在主要代工厂中发挥了上述优势。在本文中，我们将进一步讨论在单个封装中混合搭配芯片的好处，并探讨来自单个供应商且支持多个代工厂和多个节点的UCIe IP如何帮助开发者成功设计出芯片。
　　UCIe协议推动Multi-Die芯片的发展
　　Multi-Die设计持续普及，高带宽应用对此倍加青睐，这其中，UCIe提供的可靠保障功不可没。尽管越来越受到关注，但Multi-Die架构还是令很多人心存疑虑，毕竟相对而言，这还属于新鲜事物。相比于其他新出现的Die-to-Die规范，UCIe为Die-to-Die互连定义了完整的堆栈。得益于此，UCIe为互操作性和无缝连接提供了保障。此外，随着更多的芯片被集成到单个封装中，延迟也会相应增大。UCIe IP有助于维持原有的延迟，同时降低功耗并提高性能。UCIe规范在PHY的两侧之间设有冗余通道，确保了高可靠性，并支持通过这些额外通道进行修复。
　　开发者熟悉了某个供应商的IP后，就能够继续使用该供应商的其他IP解决方案，从而保持方法和流程的一致性。在不同节点上采用一组类似的IP相关产品还可以加快设计实施和验证过程。
　　新思科技熟知Multi-Die设计所带来的特有挑战，并致力于让设计过程变得更加轻松。新思科技UCIe IP中包含控制器、PHY和验证IP，已在众多代工厂工艺节点上成功设计出了芯片；同时，我们正在与代工厂合作伙伴展开合作，力求为更多工艺节点开发UCIe IP，以便让开发者能够灵活地发挥在单个封装中混合搭配异构芯片的优势。
　　格芯：新思科技和格芯携手合作，在格芯12LP和12LP+工艺技术上开发UCIe IP，助力汽车、人工智能物联网（AIoT）及航空航天和政府应用发挥Multi-Die设计的能效和性能优势。
　　英特尔代工厂：英特尔与新思科技扩大合作，力求在英特尔先进工艺节点上实现业界领先的IP。此外还涉及针对英特尔先进工艺节点开发UCIe IP。
　　三星代工厂：新思科技与三星鼎力合作，提供了一系列新思科技IP组合。UCIe标准IP在三星SF5A工艺上的成功流片使得客户能够无缝转向Multi-Die设计。与此同时，新思科技和三星代工厂正在多个节点上开发UCIe标准IP和UCIe先进IP。
　　台积公司：新思科技与台积公司通力合作，在台积公司N3E和N5工艺技术上运用UCIe IP成功设计出芯片，支持先进封装技术，并且运行时的数据速率最高可达24Gbps。
　　制定UCIe标准
　　自2022年发布以来，UCIe标准采用率的持续增长，并且一直在不断发展和完善。虽然此前主要用作Die-to-Die通信规范，但UCIe有望成为一套更全面的小芯片规范，用于定义Die-to-Die接口的合规性，指导如何管理和控制小芯片，并就小芯片和Multi-Die设计的安全性做出规定。
　　作为UCIe联盟的成员，新思科技将与其他行业领先企业积极合作，共同推动UCIe标准的发展。凭借在IP开发及Multi-Die设计方面积累的专业知识，我们致力于推动Multi-Die概念走向成功的彼岸。Multi-Die设计为摩尔定律注入了新的活力，UCIe有望成为引领半导体行业发展的关键力量。