Chiplet将成为未来之选

时间:2023-01-10

    在2023年美国消费电子展(CES)上,AMD带来了一款重量级产品Instinct MI300,这是AMD首款数据中心/HPC级的APU,AMD董事长兼CEO苏姿丰称其是“AMD迄今为止最大、最复杂的芯片”,共集成1460亿个晶体管,还采用了当下最火的Chiplet(小芯片)技术,在4块6纳米芯片上,堆叠了9块5纳米的计算芯片,以及8颗共128GB的HBM3显存芯片。

    图片AMD董事长兼CEO苏姿丰在CES上展示Instinct MI300
    无独有偶,1月5日,长电科技宣布,其采用通过Chiplet异构集成技术完成的XDFOI? Chiplet高密度多维异构集成系列工艺,已按计划进入稳定量产阶段,正在高性能计算、人工智能、5G、汽车电子等领域应用。
    可以看出,经过这两年的“厚积”,Chiplet正呈“薄发”之势,国内外各大企业都在不断突破,为打造完整的全球Chiplet生态体系,争相在小芯片“丛林”中披荆斩棘。
    Chiplet将成为未来之选
    随着近年来高性能计算、人工智能、5G、汽车、云端等新兴市场的蓬勃发展,对于算力的需求持续攀升,仅靠单一类型的架构和处理器无法处理更复杂的海量数据,“异构”正在成为解决算力瓶颈关键技术方向。Chiplet技术被视为“异构”技术的焦点,也是当下最被企业所认可的新型技术之一。2022年3月,英特尔、台积电、三星、ARM等十家全球领先的芯片厂商共同成立了UCIe联盟,目前联盟成员已有超过80家半导体企业,将Chiplet技术的热度推顶峰,全球越来越多的企业开始研发Chiplet相关产品。据Omdia数据显示,到2024年,预计Chiplet市场规模将达58亿美元,2035年Chiplet的市场规模将超过570亿美元,增长态势十分迅猛。

  

    最初创建UCIe联盟的十家企业
    AMD很早便开始投入Chiplet技术开发, 2019年发布的7nm Zen2架构锐龙处理器中,就采用了Chiplet设计,将不同工艺、不同架构的芯片电路按需搭配,实现更加灵活的配置。AMD面向CPU与GPU互联的Infinity架构也在第四代版本中支持AMD IP和第三方小芯片的无缝集成。在GPU领域,AMD面向数据中心图形的CDNA 3架构在单个封装中结合了5nm小芯片,面向游戏的5nm GPU架构RDNA 3也融入了Chiplet设计,预计每瓦性能提升超50%。

    本届CES 2023中,AMD推出的首款数据中心/HPC级的APU Instinct MI300,采用Chiplet技术,在4块6纳米芯片上,堆叠了9块5纳米的计算芯片。AMD表示,相较于上一代的Instinct MI250,提升了8倍的AI训练算力和5倍的AI能效。

    其他半导体企业也将Chiplet技术作为重点发展方向。英特尔发布的Ponte Vecchio计算芯片,就是采用3D封装的Chiplet技术,在单个产品上整合了47个小芯片,综合实现了计算、存储、网络多项功能,将异构集成的技术提升至新水平。在2022世界集成电路大会上,英特尔高级副总裁、中国区董事长王锐表示,Chiplet技术将成为未来优化产业链生产效率的必然选择,该技术不但能提高芯片的制造良品率,还能匹配最合适的工艺来满足数字、模拟、射频、I/O等不同技术需求,还能将大规模的SoC按照不同的功能分解为模块化的芯粒,减少重复的设计和验证,大幅度降低设计复杂度,提高产品迭代速度,为半导体行业打开了全新的市场机遇。
    而英伟达则是发布了一款数据中心专属CPU——“Grace CPU超级芯片”。该芯片由两颗CPU芯片组成,其间通过NVLink-C2C技术进行互连,NVLink-C2C技术是一种新型的高速、低延迟、芯片到芯片的互连技术,与Chiplet技术有异曲同工之妙,可支持定制裸片与GPU、CPU、DPU、NIC、SoC实现互连。英伟达CEO黄仁勋表示,与NVIDIA芯片的定制芯片集成既可以使用UCIe标准,也可以使用NVLink-C2C。
    苹果则与台积电合作开发了UltraFusion封装技术,也是一种类似Chiplet的技术,能同时传输超过1万个信号,芯片间的互连带宽可达2.5TB/s,超出了UCIe 1.0的标准。苹果此前发布的M1 Ultra芯片将两个M1 Max芯片的裸片,采用UltraFusion封装技术进行互连,其CPU核心数量增加至20个,而GPU核心数量更是直接增加至64个。M1 Ultra的神经网络引擎也增加至32核,能够带来每秒22万亿次的运算能力。
    国内企业不掉队
    Chiplet技术也是中国半导体产业重点发展的赛道之一,我国的阿里巴巴、芯原股份、芯耀辉、芯和半导体、芯动科技、芯云凌、长芯存储、长电科技、芯来科技、通富微电等企业陆续加入UCIe芯片联盟中。
    长电科技董事、首席执行长郑力在接受《中国电子报》记者采访时表示,Chiplet技术是众多厂商用来在“后道制造”工序中提升集成度的关键。在后道制程,或是集成电路成品制造这个环节中的先进制程技术,并不能改变晶圆本身的线宽线距,而是用所谓的Chiplet技术,即采用异构集成技术把多个小芯片集成在一起,并使其集成的密度更高、互联的密度更高。
    长电科技发布的XDFOIChiplet高密度多维异构集成系列工艺量产是通过小芯片异构集成技术,在有机重布线堆叠中介层(RDL Stack Interposer, RSI)上,放置一颗或多颗逻辑芯片(CPU/GPU等),以及I/O Chiplet 和/或高带宽内存芯片(HBM)等,形成一颗高集成度的异构封装体,一方面可将高密度fcBGA基板进行“瘦身”,将部分布线层转移至有机重布线堆叠中介层基板上,利用有机重布线堆叠中介层最小线宽线距2μm及多层再布线的优势,缩小芯片互连间距,实现更加高效、更为灵活的系统集成,另一方面,也可将部分SoC上互连转移到有机重布线堆叠中介层, 从而得以实现以Chiplet为基础的架构创新,而最终达到性能和成本的双重优势。
    目前,长电科技XDFOI技术可将有机重布线堆叠中介层厚度控制在50μm以内,微凸点(?Bump)中心距为40μm,实现在更薄和更小单位面积内进行高密度的各种工艺集成,达到更高的集成度、更强的模块功能和更小的封装尺寸。同时,还可以在封装体背面进行金属沉积,在有效提高散热效率的同时,根据设计需要增强封装的电磁屏蔽能力,提升芯片成品良率。
    郑力表示,4纳米封装技术最大的意义在于,使得未来的芯片技术的提升,不仅可以通过在前道工序中缩小芯片本身的线宽线距来达成,还可以通过在后道工序中把芯片“封”的更加精密,来实现芯片性能的提升。这对于芯片后道制作工序而言,是一种考验,但对于集成电路的异构集成技术的发展而言,则是重要的一步。这也验证了未来Chiplet技术和异构集成技术在进一步推动集成电路的高密度集成上,会起到越来越重要的作用。
    芯原微电子(上海)股份有限公司董事长兼总裁戴伟民指出,Chiplet将带来新的产业机会:降低大规模芯片设计的门槛;升级为Chiplet供应商,提升IP的价值且有效降低芯片客户的设计成本;增设多芯片模块(Multi-Chip Module,MCM)业务,Chiplet迭代周期远低于ASIC,可提升晶圆厂和封装厂的产线利用率;建立新的可互操作的组件、互连、协议和软件生态系统。芯原微电子提出了IP即小芯片(IP as a Chiplet)理念,旨在以Chiplet实现特殊功能IP的“即插即用”,解决7nm、5nm及以下工艺中性能与成本的平衡,并降低较大规模芯片的设计时间和风险,从SoC中的IP到SiP中以Chiplet形式呈现的IP。
    芯和半导体(上海)有限公司创始人凌峰认为,单芯片SoC微缩技术已接近极限,模块化SoC—Chiplets逐渐兴起。目前国内Chiplet还处于起步阶段,从SoC转到Chiplet,EDA企业面临着非常大的挑战。他表示,Chiplet是一个全新的概念,如果直接套用原来的EDA工具很难发挥出Chiplet的真正优势。Chiplet需要一个新的EDA平台,在架构、物理实现、分析及验证等方面都要适应Chiplet的需求,从“系统设计”到“签核”做出重构。”
    国内封测龙头通富微电具备了Chiplet量产能力。通富微电指出,Chiplet技术可以在提升良率的同时,进一步降低设计成本和风险,有效提升芯片性能。在先进封装方面,公司掌握Chiplet工艺技术,具备Chiplet芯片产品的封装检测能力,已大规模生产Chiplet产品,同时可以为客户提供晶圆级和基板级Chiplet封测解决方案,并且已为AMD大规模量产Chiplet产品。
    据了解,此前AMD的7nm锐龙5000正是由通富微电负责封测,而此次通富微电实现的5nm产品的工艺能力和认证,将拥有更大的市场空间。
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