联电与ARM SOI技术合作推进至65纳米 满足便携产品视听需求

      联华电子(UMC)与ARM日前共同宣布，使用ARM绝缘层上覆硅(SOI)设计单元数据库的测试芯片已经成功地在联电65纳米制程上进行设计定案。这项测试芯片由一组ARM的实体IP所组成，采用标准组件设计单元数据库，输入/输出设计单元数据库以及单端口SRAM编译器。 
      联电表示，这项设计定案的成功代表主流制程采用纳米SOI技术又跨出了一步。市场研究公司Semico Research认为，便携产品正快速演化，需要高效能的视听平台，而SOI技术所提供的速度与功率上的优势正能满足这些需求。 
联电多年来研发SOI技术，这项技术始于2006年1月该公司与SOISIC宣布策略合作。2006年10月ARM并购SOISIC，并延续SOITEC与联电的合作，开始为主流CMOS制程提供SOI设计单元数据库与多样化的实体IP。 
      为协助联电在现有的主流65纳米CMOS L65SP制程外衍生出SOI版本，ARM提供了所需的特定模块以研发并验证这项制程，其中包括了设计规则、组件的电子产品特性分析与电路仿真的模型。 
      L65SOI制程配备有1V多重电压薄闸极氧化晶体管，2.5V厚闸极晶体管作为输入/输出之用，以及1V 0.62平方微米6晶体管SRAM位。整套制程设计套件已经完成，并且准备提供给客户使用。 
      测试芯片中使用的ARM标准组件支持多重电压与多重电源供给电路设计，输入/输出是3.3V讯号容忍度，而内存编译器经过优化适合高速与低功率消耗。初始电路分析指出，相较于同样效能的65纳米大宗CMOS制程，此设计节省了20%的面积与减少30%的电源消耗。 
      此外主流CMOS制程相比，SOI技术使速度提高28%，电源消耗降低10%。