在电子设计领域，ADC（模拟 - 数字转换器）的采样精度至关重要，它直接影响着系统对模拟信号的数字化处理效果。以 GD32 MCU 为例，其嵌入了多个（数量依选型而定）SAR ADC（逐次逼近型 ADC），可方便地将模拟信号转换为数字信号。不过，ADC 的精度不仅受自身设计与工艺制约，还会受到诸多外部因素的干扰。为实现标称精度，需在软件配置和外围电路设计方面给予足够重视。本文将详细介绍 SAR ADC 的基本原理、性能指标，并探讨提高其采样精度的有效方法。
ADC 工作原理与转换步骤
ADC 转换包含采样、保持、量化、编码四个关键步骤。采样时，需在规定时间内将外部信号电压准确采样到 ADC 的采样电容上。这一过程可简化为外部信号通过输入阻抗和采样电阻对采样电容充电，即采样电容零状态的单位阶跃响应。理想采样中，采样误差（采样电容与信号源的电压差值）应控制在 0.5LSB（电压分辨率）以内。
量化阶段，通过切换电容技术，将采样电容上的电压与不同权重的参考电压逐次比较，确定 N 位数据每位的值并编码输出。此过程中，参考电压 VREF + 需对切换电容网络充电，且要保持稳定。
图 1：ADC 采样基本框图
ADC 的性能指标
评估 ADC 性能主要有静态和动态两类指标。静态性能参数包括偏置误差、增益误差、微分非线性误差（DNL）和积分非线性误差（INL）等。偏置误差指个码字转换对应的实际电压与理想电压的差值；增益误差是码字转换中实际与理想转换点电压的差异；DNL 体现实际量化台阶宽度与理想 1LSB 电压值的差异；INL 则是码字实际输入点与传输函数线上理想输入的偏移。
对于交流输入信号，动态特性参数如信噪比（SNR）、信纳比（SNDR）、有效位数（ENOB）和总谐波系数（THD）等也十分重要，通常借助 FFT 变换分析频域特性。
图 2：ADC 采样信号 FFT 频谱图
ADC 采样过程的理论分析
实际应用中，常在信号源与 ADC 接口间添加 RC 滤波器，以限制带外噪声。此时，信号源先经等效输入阻抗，再通过对地电容 CIN 进入 ADC 通道。实际采样时，采样电容初始电压不为 0，其值与 ADC 输入结构有关。
开关闭合后，可将时间段分为 T1 和 T2。T1 内，输入电容电荷流向采样电容至平衡；T2 内，输入信号源对采样电容与输入电容并联充电。采样结束时，需确保采样电容实际电压与输入信号电压差值小于 1/2LSB。添加 RC 滤波器后，对采样时间和信号输入电阻要求更高。
图 3：添加外部电容 CIN 的 ADC 采样框图
提高采样精度的方法
MCU 供电电源：GD32 MCU 中，VREF + 引脚部分单独引出，部分与 VDDA 内部连接。内部精准参考源可作参考电压，但带载能力弱。建议用纹波噪声系数小的 LDO 供电，并在 VREF + 引脚并联 uF 级和 nF 级去耦电容，加宽电源迹线，减小 ESR。部分场景可在 LDO 与 VREF + 间串联磁珠，优先选 RDC 小的型号，不建议用电感。
图 4：VREF + 串联磁珠图
引脚电容设置：硬件解耦对采样精度至关重要。模拟电源引脚就近放 1uF 和 10nF 陶瓷电容，数字电源 VDD 引脚放 100nF 陶瓷电容，模拟地与数字地用 0 欧姆电阻或磁珠连接。
图 5：引脚电容设置图
ADC 参考电压设置：ADC 输入信号幅值范围为 VSSA 到 VREF +，VREF + 设置需参考 datasheet。根据输入信号幅值范围合理配置 VREF +，可提高采样精度。如输入信号 0 - 2.6V，VREF + 设为 2.6V 比 3.6V 精度更高。
IO 口引入超范围电压的影响：模拟引脚或相邻数字输入引脚负电压（不大于 - 200mV 除外）会影响采样结果，非采样时间也不应引入高于 VDDA 的电压。
信号源输入电阻的影响：SAR ADC 对信号输入电阻有要求，外部信号输入阻抗有值限制。当信号源输入电阻不满足要求时，可添加运放跟随电路、降低采样时钟、缩小分压电阻或在输入通道并联对地输入电容，并注意采样间隔延时。
图 6：锂电池电压采样电路
I/O 引脚串扰的影响：引脚和芯片内部 bonding 线的电容耦合会导致 I/O 串扰，影响采样精度。可通过引脚规划使数字 I/O 远离 ADC 采样通道，layout 时添加 GND 隔离，减慢数字信号边沿，或在数字 I/O 不翻转时进行 ADC 转换。
图 7：模拟与数字 I/O 串扰结构图
软件提高 ADC 采样精度
GD32 部分系列 MCU 有 ADC 片上硬件过采样功能，可处理多个转换结果并取平均，以降低数据输出率为代价提高分辨率。不具备该功能的 MCU 可采用滤波算法，如平均算法，但适用于输入信号变化慢、偶有脉冲干扰的情况。
