写过 STM32 的人应该都见过这行：
RCC->AHB1ENR |= RCC_AHB1ENR_GPIOAEN;
意思是"把 GPIOA 的时钟打开"。刚学的时候可能觉得麻烦——用个外设还得先开时钟，这不是多此一举吗？
后来才明白，这行代码背后藏着芯片低功耗设计里基础、也有效的一招：门控时钟（Clock Gating）。
说白了，就是给时钟信号装个开关。不用的模块，把它的时钟掐了，省得它在那儿空转费电。
先搞清楚：芯片的电都耗哪儿了？
聊门控时钟之前，得先说说芯片功耗是怎么回事。
一颗芯片跑起来，功耗大致分两块：静态功耗和动态功耗。
静态功耗就是啥也不干、通着电就有的漏电，跟工艺节点关系很大，制程越先进漏电控制越难。这个不是门控时钟管的事。
动态功耗才是大头。它的公式长这样：
P = α × C × V × f
几个变量：
C 是电路节点的电容
V 是供电电压
f 是时钟频率
α 是"翻转率"——也就是某个节点在单位时间里 0→1、1→0 跳变的比例
注意这个 α。如果一个模块的时钟被关了，里面的触发器（flip-flop）不再翻转，α 直接趋近于 0，动态功耗也就几乎没了。
你想想看，一颗手机 SoC 里有多少模块？CPU 大核小核、GPU、DSP、ISP、各种接口控制器（USB、SPI、I2C、UART……）、加密引擎、显示控制器……绝大多数时候，真正在干活的就那么几个。剩下的如果都跟着时钟在那儿空翻，那电耗得有多冤？
所以门控时钟的思路特别朴素：谁干活给谁时钟，不干活的先歇着。上图是个很粗略的对比。实际芯片里，门控时钟能省多少电取决于有多少模块同时闲着，但在很多场景下，省下 30%~50% 的动态功耗并不夸张。
朴素的想法：一个与门就够了？
门控时钟直觉的实现，就是一个与门（AND gate）：
┌──────┐
CLK ────┤ │
│ AND ├──── GATED_CLK
EN ────┤ │
└──────┘
EN=1 的时候，时钟原样过去；EN=0 的时候，输出一直是 0，时钟被掐断。
道理就这么简单。但真在芯片里这么干，会出问题。
毛刺（glitch）。
EN 信号不是跟时钟对齐的，它可能在时钟高电平期间突然变了。这时候与门输出端就可能冒出一个很窄的毛刺——既不是完整的高电平，也不是完整的低电平。后面的触发器要是逮到这个毛刺，可能就误触发了，整个时序就乱了。
在数字芯片设计里，时钟树上出现毛刺是大忌。所以简单的与门式门控，只在一些非常粗糙的场合用，正经芯片里基本不用。
工程上真正用的：锁存器式门控时钟
解决毛刺问题的标准做法，是在与门前面加一个负电平敏感锁存器（negative-level-sensitive latch）：
┌────────┐ ┌──────┐
EN ────┤ ├──────┤ │
│ Latch │ │ AND ├─── GATED_CLK
CLK ────┤ ├──────┤ │
└────────┘ └──────┘
这个锁存器的特点是：时钟低电平时透明（transparent），时钟高电平时锁存（opaque）。
什么意思呢？就是 EN 信号的变化，只在时钟为低的时候才能传到锁存器输出端。等时钟变高了，锁存器输出就固定住了，EN 再怎么变也影响不到后面的与门。
这样一来，与门的两个输入（时钟和使能）在时钟高电平期间都是稳定的，输出自然就不会有毛刺了。
这个结构是目前数字 IC 设计里门控时钟的标准单元，EDA 工具（比如 Synopsys DC、Cadence Genus）在综合的时候会自动把"if (enable) 寄存器赋值"这种代码推断成门控时钟单元，不用手写。
门控时钟到底插在哪儿？
很多人以为门控时钟就是"外设级"的——用 GPIO 就开 GPIO 时钟，用 SPI 就开SPI 时钟。其实这只是粗的一层。真正的芯片里，门控时钟是分层的，从粗到细大概有这么几个层次：
层：系统级 / 外设级
就是开头说的那种，软件写寄存器控制整个外设或整个功能模块的时钟通断。复位后默认全关，用哪个开哪个。这一层粒度粗，控制也简单。
第二层：模块内部级
一个外设内部，也不是所有逻辑都一直在跑。比如一个SPI 控制器，在没有数据传输的时候，移位寄存器和状态机的时钟就可以关掉，只保留配置寄存器的时钟。这一层通常由硬件自动控制，软件不用管。
第三层：寄存器级 / 触发器级
细的粒度，是每个触发器（或一小撮触发器）单独做门控。综合工具会分析代码，发现某个寄存器只有在特定条件下才需要更新，就自动给它插门控时钟。这一层省的电精细，但也考验工具和设计能力。
你看上面这张图，PLL 在中间产生时钟，通过时钟树分发到各个模块，每个模块入口都有一个门控开关。亮着的是正在工作的，暗着的是时钟被关掉的。实际芯片里的时钟树比这复杂得多，门控单元可能有成千上万个。
