Layout MOS 晶体管的匹配规则

　　在版图设计中，MOS 管的匹配精度对电路性能起着决定性的作用。提升匹配精度的关键在于遵循特定的匹配规则和布局原则。这些规则使用低度（minimal）、中等（moderate）和（precise）来表示不断增加的匹配精度，具体解释如下：
　　低度匹配：漏极电流失配为几个百分点，通常用于实现对精度没有特殊要求的偏置电流网络。这种匹配所对应的典型失调值超过 ±10mV，因此通常无法满足电压匹配应用的要求。
　　中等匹配：典型失调电压为 ±5mV 或者漏极电流失配小于 ±1%，适用于制作非关键运算放大器和比较器的输入级，这些应用中未经修正的失调值保持在 ±10mV。
　　匹配：典型失调电压小于 ±1mV 或者漏极电流失配小于 ±0.1%。这种精度的匹配通常需要经过修正，而且由于未对温度变化进行补偿，因此所得电路将可能仅在有限的温度范围满足规定要求。
　　以下为您详细总结重要的 MOS 晶体管匹配原则：
　　采用相同的叉指图形：不同宽度和长度的晶体管很难匹配。即使是低度匹配的器件也必须有相同的沟道长度。大多数匹配晶体管要求具有相对较大的宽度，而且通常分成几个部分或者叉指，其中每个叉指的宽度和长度应该与其他叉指相等。不要尝试匹配宽度和长度不同的晶体管，因为对于不同批次生产的产品，宽度和长度校正因子 δW 和 δL 变化显著。
　　采用大面积的有源区：MOS 晶体管的有源区面积等于有效沟道长度和宽度的乘积。假设已满足了所有其他有关匹配因素的要求，则随机波动引起的残余失调与器件面积的平方根成反比。中等匹配通常要求有源区面积为几百平方微米，而匹配则要求面积达几千平方微米。
　　对于电压匹配，保持小 Vgst 值：一对匹配 MOS 管的失调电压包含与器件跨导有关的项。该项与 Vgst 成比例，故 Vgst 值越小，电压匹配就越好。但把 Vgst 值降到小于 0.1V 则不会带来更多的好处，这是因为阈值电压变化开始决定失调方程之故。大多数设计者通过增大宽长比 W/L，降低 Vgst，因为这会同时增大有源区的面积。
　　对于电流匹配，保持大 Vgst 值：电流失配方程中包含与阈值电压有关的项。该项与 V 成反比，故增大 V 值会减小其对电流匹配的影响。对于依赖于电流匹配的电路，V 应该至少保持在 0.3V。如果扩展空间的话，中等匹配晶体管的 Vgst 应至少为 0.5V。匹配晶体管应使用电路结构所允许的 Vgst 值，但在任何情况下应至少等于 0.5V。
　　采用薄氧化层器件代替厚氧化层器件：有些工艺中提供不同厚度的氧化层。薄栅氧化层晶体管的匹配特性通常优于厚氧化层器件。只要电路结构允许，就应考虑优先选用薄氧化层器件而非厚氧化层器件。另外，薄氧化层器件的高跨导也通过减小 Vgst，改善了电压匹配。
　　使晶体管的取向一致：未被并行放置的晶体管易受应力和倾斜引起的载流子迁移率变化的影响，这种变化也使晶体管的跨导出现了几个百分点的变化。这种效应如此严重以至于低度匹配晶体管也应该相互平行放置。匹配晶体管（尤其是那些非完全自对准的）应具有相等的手征值。只要晶体管中两个方向的段数目相等，就可以确保满足这个条件。
　　晶体管应相互靠近：MOS 晶体管容易受温度梯度、应力梯度和氧化层厚度梯度的影响。即使低度匹配晶体管也应该尽可能地相互靠近，中度或者匹配晶体管应该连续排布以实现共质心版图结构。
　　匹配晶体管的版图应尽可能紧凑：宽 MOS 管很自然会采用细长的版图，而这样的版图极易受到梯度的影响。每个器件应分成几段以使阵列结构尽可能紧凑。匹配器件应全部由具有同样宽度和长度的段组成。
　　如果可能，应采用共质心版图结构：中等匹配和匹配的 MOS 晶体管需采用某种形式的共质心版图。这可通过把每支晶体管分成偶数个叉指，然后使这些叉指构成相互交错的阵列实现。匹配晶体管对应该排布成交叉耦合对形式，从而可利用这种结构的超级对称性。
　　避免使用极短或者极窄的晶体管：尺寸小于 1um 的晶体管由于受到边缘效应（peripheral effect）的影响，导致随机失配增大。除非有数据显示边缘效应的相对重要性，否则匹配晶体管应避免采用亚微米尺寸。
　　在阵列晶体管的末端放置陪衬（虚拟）段：阵列晶体管的两端应包含陪衬（虚拟）栅。这些陪衬（虚拟）栅的长度不需要与真正的栅极长度相同，但是陪衬（虚拟）栅与真正栅的间距必须与真正栅之间的距离相等。沟槽扩散区应向陪衬（虚拟）栅内至少延伸几微米以防止陪衬（虚拟）栅的边缘落在 “乌嘴” 上。陪衬（虚拟）栅应该连到某个可防止下面形成沟道的电位上。简单的办法就是把陪衬（虚拟）栅与背栅相连。
　　把晶体管放置在低应力梯度区域：在芯片的中心位置应力梯度达到值。处于芯片中心到中心与边缘一半距离处范围内的任何位置都具有这个值。只要可能，应把匹配的晶体管放置在这个区域内。中等匹配和匹配晶体管与芯片边缘的距离至少为 250um。芯片的拐角处应力分布达到值，所以应避免把匹配晶体管放置在拐角附近。当 PMOS 晶体管沿［100］方向时，可能受到稍少一些的应力影响。这个效应还不足以说明把低度和中等匹配晶体管沿一定角度放置是合理的，但匹配晶体管将从这个非传统方向中受益。NMOS 晶体管应该总是垂直或水平放置。
　　晶体管应与功率器件距离适当：为了方便讨论，任何功耗超过 50mw 的器件应被认为是功率器件，任何功耗超过 250mW 的器件应被认为是大功率器件。采用理想的对称排布方式时，匹配晶体管应位于大功率器件的对称轴上。中等匹配和匹配晶体管与近的功率器件之间的距离应不少于 300~500um。只有采用共质心版图，低度匹配晶体管才可以放在功率器件旁。
　　有源栅区上方不要放置接触孔：只要可能，应把多晶硅栅延伸至沟槽外，并在厚氧化层上设置栅接触孔。如果不可行，则应尽量减小栅接触孔的数目和尺寸，并将其放置在每支晶体管中的相同位置上。考虑把高压环形晶体管的栅极接触孔放在场释放结构的上方，因为这并不是有源栅极的一部分。
　　金属布线不能穿过有源栅区：只要可能，在中等匹配和匹配的晶体管中尽量避免让金属连线穿过有源栅区。引线可以穿过低度匹配的晶体管，但需要添加陪衬（虚拟）引线，从而使相同长度的引线沿沟道从同样位置穿过匹配器件阵列的每个部分。
　　使所有深扩散结远离有源栅区：阱的绘制边界与一支匹配 MOS 管之间的距离至少应等于阱结深的两倍。中等匹配和低度匹配晶体管只需遵守适当的版图规则。相似的考虑适用于深 N + 侧阱和其他深扩散区。
　　匹配晶体管应放置在芯片的对称轴上：芯片具有两条对称轴，匹配晶体管阵列应放置在其中之一上。如果设计中包含大量的匹配晶体管，那么应把关键的器件排布在位置上。
　　不要让 NBL 阴影（shadow）与有源栅区相交：NBL 阴影不应落在任何匹配晶体管的有源栅区上。如果 NBL 偏移的方向未知，NBL 应沿各个方向与晶体管有足够的交叠量。如果 NBL 偏移的大小也未知，那么 NBL 至少应超出有源栅区外延层厚度的 150%。
　　用金属条连接栅叉指：用金属而不是多晶硅连接中度和匹配晶体管的栅极。对于低度匹配晶体管，可以采用梳状结构简化栅电极的连接。
　　尽量使用 NMOS 晶体管而非 PMOS 晶体管：NMOS 晶体管的匹配度通常高于 PMOS 晶体管。只要电路结构允许，应考虑采用 NMOS 晶体管，而不是 PMOS 晶体管。