在电子电路的广阔领域中，MOSFET（金属 - 氧化物 - 半导体场效应晶体管）无疑是一颗璀璨的明星，被广泛应用于开关电源、驱动电路、功率控制电路等众多场景。熟悉硬件电路与半导体器件的人士都清楚，MOSFET 本质上是一种四端器件，它包含栅极（G）、漏极（D）、源极（S）以及衬底（Bulk/Body）四个电极。然而，当我们观察市面上绝大多数分立 MOS 管时，会发现它们仅保留了三个外部引脚。这并非是设计上的简化随意为之，而是为了规避半导体固有的寄生效应，保障器件能够稳定工作，杜绝潜在的故障风险，是 MOSFET 正常工作不可或缺的设计准则。
一、先看懂 MOSFET 的基础物理结构
要深入理解源极与衬底短接的逻辑，首先需要理清 MOSFET 的底层结构。以应用为广泛的 NMOS 和 PMOS 为例，NMOS 采用 P 型衬底作为基底，在衬底上通过扩散工艺形成两个 N + 重掺杂区域，分别作为源极和漏极；栅极则通过二氧化硅绝缘层悬浮在沟道上方，与衬底、源漏极完全绝缘。而 PMOS 的结构则与之相反，它以 N 型衬底为基底，扩散出两个 P + 区域作为源极与漏极。这种结构会产生一个天然特性，即源极、漏极与衬底之间会各自形成一个 PN 结，这也是所有寄生效应的根源。衬底作为器件的公共基底，其电位状态会直接影响源漏沟道的导通特性，这正是源衬短接的前提。
二、原因一：彻底消除体效应（衬底偏置效应）
体效应，也被称为衬偏效应，是 MOSFET 的特性隐患，同时也是源衬短接主要的原因。所谓体效应，是指当源极与衬底存在电位差（VSB≠0）时，器件的阈值电压会发生漂移的现象。以 NMOS 为例，其正常工作要求衬底电位为电路的电位。若源极电位高于衬底电位，VSB 为正向偏压，这会直接导致 MOSFET 的开启阈值电压 VGS (th) 升高。阈值电压升高意味着器件更难开启，在相同栅压下沟道导通能力变弱，导通电阻大幅增大。这不仅会造成电路损耗上升、开关速度变慢，还会导致器件参数偏移，使得预设的放大、开关电路工作异常。而将源极与衬底短接后，VSB 始终等于 0，源衬之间不存在任何电位差，从而彻底消除体效应。此时，MOSFET 的阈值电压完全固定，器件的导通特性、电阻参数保持稳定，电路设计的参数匹配、时序设计才能精准有效。需要补充的是，在部分高精度模拟集成电路中，工程师会刻意保留衬底偏置，利用体效应微调阈值电压，但这属于特殊的参数调控设计，在普通开关、功率电路中必须杜绝体效应的影响。
三、原因二：阻断寄生 PN 结漏电，锁定体二极管特性
正如前文所述，MOSFET 的源极、漏极与衬底天然形成两个背对背的 PN 结。如果没有源衬短接设计，这两个 PN 结均处于悬空状态，极易因电位波动而发生正向导通，从而产生严重的漏电流。当源极与衬底短接后，源极对应的 PN 结被直接短路，电位始终保持持平，处于零偏截止状态，仅保留漏极与衬底之间的 PN 结，这就是我们熟知的 MOSFET 体二极管。这一设计实现了两个关键作用：其一，彻底消除源极侧 PN 结的漏电通道，避免器件静态功耗增加、电路信号失真；其二，固定且标准化体二极管的方向与特性，让体二极管成为可控的续流器件，可用于电感负载续流、反向电压保护，使原本的寄生结构变废为宝。若不进行短接，两个 PN 结随机导通会导致漏电不可控，不仅会浪费功耗，还会造成电路逻辑紊乱，严重时甚至会引发器件发热损坏。
四、原因三：抑制寄生三极管与闩锁失效风险
MOSFET 内部除了寄生 PN 结，还隐藏着寄生双极型三极管结构，这在高压、大电流工况下是一个重大的安全隐患。以 NMOS 为例，P 型衬底、N 型源极、N 型漏极会构成寄生 NPN 三极管；在 CMOS 电路中，NMOS 与 PMOS 的寄生结构还会组合形成寄生晶闸管（闩锁结构）。当源极与衬底存在电位差时，微小的衬底电流就会触发寄生三极管导通，进而引发闩锁效应。闩锁效应一旦触发，器件会进入导通锁定状态，栅极将彻底失去控制能力，电路会出现大电流直通，瞬间发热、烧毁器件，甚至损坏后端电路。源衬短接后，衬底与源极等电位，彻底破坏了寄生三极管的导通偏置条件，截断了衬底触发电流，从根源上抑制了闩锁效应，大幅提升了 MOSFET 在功率电路、高频开关电路中的工作可靠性。
五、NMOS 与 PMOS 的通用短接规则
源衬短接遵循统一的电位匹配逻辑，适用于两类 MOS 器件。对于 NMOS 而言，衬底默认接电路的电位（地），在常规应用中源极同样接地，源衬自然短接，能够完全消除正向衬偏；而对于 PMOS，衬底默认接电路的电位（电源），常规应用中源极接电源，源衬短接后保持零偏，可杜绝体效应与漏电。这也是分立 MOS 管省略衬底引脚、仅保留三引脚的原因，因为内部短接已经完成了适配，无需外部额外接线。
六、总结：短接的本质目的
MOSFET 源极与 Bulk 衬底短接，并非简单的结构简化，而是针对半导体寄生缺陷的标准化容错设计。其价值可归纳为以下三点：
归零源衬电位差，彻底消除体效应，稳定器件的阈值电压与导通参数。
短路冗余寄生 PN 结，杜绝漏电损耗，标准化体二极管的续流特性。
破坏寄生晶体管的导通条件，规避闩锁失效风险，保障器件长期稳定工作。
