SerDes 基础知识

　　什么是串行解串器？
　　SerDes（串行器/解串器）是一种可以采用宽位宽单端信号总线并将其压缩为几个（通常是一个）差分信号的设备，该信号的切换频率比宽单端数据总线高得多。 SerDes 支持大量数据的点对点移动，同时降低了与必须实施宽并行数据总线相关的复杂性、成本、功耗和电路板空间使用量。当并行数据总线的频率超过 500 MHz (1000 Mbps) 时，SerDes 的使用变得特别有利。
　　在这些更高的频率下，与宽并行总线相关的问题进一步加剧。考虑到时序容差降低，切换速度更快的并行总线会消耗更多功率，并且布线也更加困难。
　　例如，系统设计者通常很难维持个体之间的可比偏差。平行信号线。较大的偏差不匹配可能会导致接收器出现系统定时问题，因为许多系统需要将并行数据作为一组对齐位进行计时。
　　随着频率和传输距离的增加，并行数据总线实现会出现许多其他问题。信号完整性、功耗和时序等问题都会对设计产生重大影响。在当今的紧凑型系统中，简单地使用许多较慢的并行通道来传输更多数据并不是一个可接受的答案，因为电路板空间通常有限（图 1）。在许多应用中，SerDes 可以提供非常好的解决方案，用于在系统内、系统之间甚至两个不同位置的系统之间点对点移动大量数据。
　　SerDes 的基本教程
　　SerDes 的基本操作相对简单。以给定频率切换的并行数据总线被馈送到 SerDes 设备的并行输入总线。根据所提供的参考时钟的下降沿或上升沿，以及来自并行数据源（例如媒体访问控制器 (MAC) 或系统处理器）的并行数据，这些位被计时到 SerDes 的并行位寄存器中。
　　通常，时钟可以由相关参考源提供，例如向系统提供参考时钟的晶体振荡器或时钟发生器 IC。加载并行数据寄存器后，通常会使用标准编码方案（例如 8Bit-10Bit (8B/10B) 编码）对位进行编码（转换）。
　　SerDes 的编码器/解码器 (ENDEC) 具有多种功能。重要的是调整传入的应用程序数据流以使其适合序列化。例如，原始应用程序数据流可能会出现“病态情况”，例如当数据流是长的、连续的 0 位 (0000000……) 或连续的 1 位 (1111111…….) 时。在这些情况下，SerDes 很难在长的连续相同位流之后捕获位转换。
　　SerDes 中的时钟和数据恢复 (CDR) 电路需要查看数据流中某种程度的位转换密度，以避免丢失位。通过对数据进行编码，传入的并行数据字（并行数据位的预定义数量）被编码（即映射）到更适合串行化的定义（标准化）位模式（字）。例如，对于 8B/10B 编码，编码集映射到具有相似数量的 1 和 0 的字，以提供 DC 平衡数据流。
　　未编码数据的另一个问题是字描述（字边界点）在序列化过程中丢失。为了帮助接收器，ENDEC 提供了表示字边界的特殊代码字。接收器可以使用这些特殊代码来执行字节描述。例如，8B/10B 编码方案具有逗号代码的概念，应用程序可以使用逗号代码在数据流中建立初始字边界。
　　序列化
　　然后编码数据位总线被串行化，并从并行位总线转变为串行位总线。 SerDes 的串行化功能采用一组并行位（数据字）并将它们串行化，以便通过单个差分传输通道进行高效传输。通常，串行化是使用移位寄存器实现的，如图 2 所示。请注意，数据需要根据字节时钟输入并行寄存器。
　　然后，串行化的位总线被馈送到差分线路驱动器，也称为差分信号缓冲器。信号缓冲器将串行比特流驱动到铜缆或背板走线等介质上。
　　在 SerDes 的接收侧，串行化的比特流被送入差分信号输入缓冲区。 SerDes 接收电路内的输入缓冲器将输入位（由电压波动表示）解析为数字位流。
　　接收器的另一个关键功能是对传入的串行数据流执行时钟恢复。时钟恢复电路从输入到接收器的串行数据流中提取比特率时钟。然后，该“恢复”时钟用于为接收到的比特流提供时钟。然后对接收到的比特流进行反序列化。
　　反序列化
　　反串行化是将串行接收数据组装回并行字的过程，然后可以将其解码以形成原始数据字。反串行化过程取决于时钟/数据恢复 (CDR) 电路，该电路提供恢复时钟以帮助驱动用于重新组装并行编码数据字的移位寄存器的时序。
　　反串行化（并行）比特流被解码回其原始数据位。然后，数据位被送入并行输出寄存器并由并行输出信号缓冲器输出。通常，输出缓冲器是单端信号缓冲器。并行数据还提供分频恢复时钟。时钟的频率与输入串行比特流的数据速率一致。通常，SerDes 的发送和接收路径以相同的频率串联工作，形成全双工、同时发送和接收的串行链路。
　　锁相环 (PLL)
　　锁相环是任何 SerDes 设备的重要组成部分，因为它产生用于驱动设备的串行发送器和接收路径的高速时钟。根据 SerDes 架构，SerDes 可以有一个 PLL 用于发送和接收路径，或者 SerDes 可以有两个 PLL：一个用于发送，另一个用于接收。
　　PLL 是 CDR 电路的关键模块，由参考时钟输入驱动。因此，通常指定参考时钟输入以满足严格的电气和抖动要求，因为不良的参考时钟会对 SerDes 性能产生巨大影响。恢复的时钟通常被分频以产生字（字节）时钟，该时钟由SerDes 具有并行输出数据。
　　SerDes参考时钟
　　参考时钟是提供给 SerDes 的输入时钟，用于驱动 SerDes 中的 PLL。参考时钟通常与 SerDes 运行所需的串行数据速率有特定的关系。例如，具有 10 位并行接口的 SerDes 设备可以使用 125 MHz 参考时钟，以便 SerDes 以 1.25 Gbps 的串行速率运行。在这种情况下，假设时钟在上升沿到上升沿进行采样，内部 SerDes PLL 有可能为参考时钟提供 10 倍乘法器，以实现 1.25 Gbps 的比特率。
　　如前所述，参考时钟质量是 SerDes 运行的关键因素。如果参考时钟有很多抖动，那么串行数据流可能有更高的抖动内容。如果参考时钟不稳定并表现出漂移，则串行数据流可能表现出类似的特性。由于参考时钟对于 SerDes 功能非常重要，因此器件数据手册中的参考时钟规范对于抖动、PPM 偏移和上升/下降时间等因素往往非常严格。
　　参考时钟要求和支持的频率范围因供应商而异，通常遵循行业标准惯例。例如，德州仪器 (TI) 的 TLK1501、TLK3131、TLK3134 和 TLK6002 等 SerDes 解决方案支持相当宽的输入频率范围，从而支持宽数据范围，涵盖千兆位以太网、光纤通道、10G 以太网、通用平台无线电等应用。接口（CPRI）和其他标准。
　　随着基于富媒体的应用变得越来越普遍，使用 SerDes 设备作为独立设备或集成到更别的功能中变得越来越普遍。 SerDes 设备为在应用程序内移动大量数据提供了许多优势，同时使系统设计人员能够满足功耗、可用性、性能和成本目标。当今的 SerDes IC 是高度集成的设备，针对其目标特定应用领域进行了优化。
　　主要 SerDes 数据表规格说明
　　单位间隔
　　就 SerDes 而言，单位间隔是指针对给定数据操作速率分配给一位的时间量。例如，在 1.25 Gb/s 时，单位间隔为 800 ps (1/1,250,000,000)。
　　抖动
　　只是信号与理想脉冲的偏差。对于 SerDes，时钟输入和串行数据流的抖动是影响 SerDes 整体性能的重要规格。
　　参考时钟抖动
　　输入参考时钟可以包含且仍保持串行链路质量的抖动量。参考时钟抖动通常指定为峰峰值或 RMS 数，以皮秒等时间单位表示。在某些情况下，参考时钟抖动以频带上的相位噪声的形式给出。
　　建立和保持时间
　　设置时间是并行数据总线上的数据在被记录到并行寄存器之前必须稳定的时间量。保持时间是数据输入并行寄存器后必须保持有效的时间量。设置/保持时间违规是 SerDes 实施问题的常见原因。
　　上升和下降时间
　　通常称为信号边缘率。通常为串行 I/O 指定上升时间和下降时间，作为串行开关性能的衡量标准。经验法则是，对于给定的数据操作速率，上升或下降时间不应大于单位间隔的 25% 至 30%。
　　力量
　　功率以瓦或毫瓦为单位，并且往往随数据速率变化（不一定呈线性）。
　　连续相同数字 (CID)
　　对于 SerDes，该规范提供了有关 SerDes 在很可能发生丢失转换之前能够接收多少个连续相同的数字 (111111…) 或零 (00000…) 的指南。某些通信标准（例如 SONET）需要 SerDes 来满足特定的 CID（游程长度）要求。