无杂散动态范围 (SFDR)是 表征电路线性性能的常用方法。该规范在处理通信系统时特别有用。本文研究了 AD
转换器 (ADC) 的一般功能，试图解释限制 ADC SFDR 性能的两个主要非线性源，即 ADC 的采样保持 (S/H) 电路和编码器部分。
我们还将了解 ADC 中 SFDR 和SNR（信噪比）之间的一般权衡，并为未来文章中有关应用抖动技术改进 ADC SFDR 的有趣讨论奠定基础。抖动是一种故意向 ADC 输入添加适当噪声分量的技术，以提高 AD 转换系统的某些性能。添加噪声可以改善 SFDR，这听起来像是一种神奇的想法。
然而，在深入探讨之前，让我们快速回顾一下 SFDR 是什么以及它为何如此重要。
什么是无杂散动态范围 (SFDR)？为什么 SFDR 很重要？
有多种不同的规格可用于表征电路线性度。SFDR 指标是一种常用的规范。该指标定义为所需信号幅度与感兴趣带宽内杂散的比率（图 1）。
显示 SFDR 指标的图表。
图 1. 显示 SFDR 指标的图表。
对于 ADC，SFDR 展示了 ADC 如何在存在大信号的情况下同时处理小信号。作为一个例子，考虑一个接收器应用程序。假设 ADC 输入由 +1 dBm 阻塞信号和 -75 dBm 所需信号组成。在这种情况下，由于ADC 非线性，大阻塞器可能会在 ADC 输出处产生不需要的杂散。这些不需要的杂散由图 2 中的紫色组件显示。
该图以紫色显示不需要的杂散。
图 2. 该图以紫色显示不需要的杂散。
如果杂散足够接近所需信号并且足够大，则可能会将 SNR 降低到不可接受的水平。当今通信系统的严格要求可能需要 95 dB 范围内的高 SFDR 值。然而，普通 ADC 无法提供这种水平的线性度。下面的表 1 比较了 Analog Devices 的四种高性能 ADC 的一些关键参数，应该可以帮助您了解高性能 ADC 的 SFDR 范围。
表 1. 四种高性能 ADC 的关键参数。使用的数据由Analog Devices提供
此外，该表还强调了 SNR 和 SFDR 指标之间的权衡。对于该表中的前三个 ADC，它们使用相同的 IC 技术并具有相同的功耗，因此 SFDR 和 SNR 之间存在反比关系。我们将在本文稍后讨论这种权衡的起源。在此之前，我们先回答一个重要问题：在高速 ADC 中提高 SFDR 的主要限制是什么？
ADC 中的静态和动态线性
ADC 是基于多种不同电路架构设计的复杂系统，例如闪存、SAR、Delta-Sigma (ΔΣ)和流水线结构。根据架构和特定电路实现，不同的电路元件可能是非线性的主要来源。尽管有多种设计，但我们仍然可以认识到在高速 ADC 中增加 SFDR 的两个主要限制，即 S/H 电路和 ADC 的编码器部分。为了更好地理解这一点，请考虑图 3 中所示的 SAR ADC 框图。
SAR ADC 框图。
图 3. SAR ADC 框图。
SAR数字化算法的步是采样阶段，在此期间S/H获取输入值。该样本将在整个转换阶段保留。在转换阶段，所采集的样本会连续与适当的阈值电平进行比较，以找到输入的数字等效值。为了确定输出的每一位，需要一个时钟周期。假设采样阶段也需要 1 个时钟周期，则 N 位 SAR ADC 需要 N + 1 个时钟周期。图 4 显示了 3 位 SAR ADC 的 S/H 输出和阈值波形。
3 位 SAR ADC 的 S/H 输出和阈值波形。
图 4. 3 位 SAR ADC 的 S/H 输出和阈值波形。
这里重要的一点是，对于给定的转换阶段，无论输入频率是多少，S/H 之后的电路组件都可以理想地使用直流信号。因此，SAR ADC 的比较器或内部DAC（
数模转换器）内的任何非线性 都不会随输入频率而变化。我们可以说 ADC 编码器部分的非线性影响了系统的静态（或直流）非线性。静态非线性的特征是ADC 传递函数中的DNL（微分非线性）和INL（积分非线性）误差。
S/H 非线性怎么样？与有效处理直流信号的编码器部分不同，S/H“看到”交流信号。我们将在下一节中讨论 S/H 非线性的很大一部分如何随输入频率而变化。因此，S/H 决定了 ADC 的动态（或交流）线性度。
S/H 电路非线性
要了解 S/H 非线性，请考虑图 5 中所示的简单 S/H 电路。
S/H 电路示例。
图 5. S/H 电路示例。
该基本 S/H 由采样
开关 S1 和保持
电容器(Chold )组成，用于存储采集的样本。
电路操作由两种模式组成：采样（或采集模式）和保持模式。在采样模式下，开关打开，电容器电压跟踪输入。在采样瞬间，开关关闭并断开 Chold与 输入的连接。这将启动保持模式，其中电容器保持采集的样本。
在实际应用中，我们不可能有一个零电阻的理想开关。为了强调这一点，上图明确显示了开关电阻 R switch。开关电阻的热噪声是高分辨率奈奎斯特速率 ADC 的主要噪声来源。为了解决这个问题，保持电容器的值通常选择得足够大，以限制带宽 ，从而限制系统的噪声。然而，有限的带宽意味着S/H的输出无法立即达到其终值。这是由 RC 网络的时间常数决定的，该时间常数由 \(\tau = R_{switch}C_{hold}\) 给出。
图 6 显示了 S/H 操作一个周期的示例波形。
S/H 电路操作一个周期的示例波形。
图 6. S/H 电路操作一个周期的示例波形。
S/H 需要一些时间（如图中的“采集时间”所示）才能稳定在终值周围的指定误差范围内。采集时间过后，S/H 能够以较小的误差跟踪输入。采集时间取决于 R switch、Chold的值 和允许误差。此外，采集时间对 ADC 的采样率设置了上限。
实际上，开关电阻不是恒定的，并且可以随着输入电平而变化。R开关 对输入的依赖性可能会导致输入相关的相移，从而导致谐波失真。图 7 显示了 R switch 随输入电平增加而增加的情况的示例波形。
Rswitch 随着输入电平增加而增加时的示例波形。
图 7. R switch 随输入电平增加而增加时的示例波形。图片由B. Razavi提供
请注意，此相移（或非线性）随频率而变化。例如，在远小于 RC 网络极点的频率下，我们的相移为零，并且 R开关的微小变化 对线性度的影响可以忽略不计。然而，随着频率的增加，相移变得越来越显着。
值得一提的是，R开关 随输入的变化只是 S/H 非线性的一个来源。开关的依赖于输入的电荷注入以及依赖于输入的采样时刻等机制是导致 S/H 非线性的其他现象。后一种机制是指开关关闭的时刻可以随输入电平而变化。
转换速率限制问题
S/H 电路的频率相关非线性也可以通过注意到驱动保持电容器的电路具有有限的转换速率来解释。图 8 更详细地显示了典型 S/H 电路的框图。
更详细的 S/H 电路框图。
图 8. 更详细的 S/H 电路框图。图片由Analog Devices提供。
在此电路中，个
放大器通过向信号源提供高阻抗来缓冲输入。它还提供电流增益来为保持电容器充电。右侧放大器充当输出缓冲器，并防止 S/H 输出电压在保持模式期间被后续电路的输入阻抗放电。假设输入缓冲器的短路输出电流为I SC。这是缓冲器可以提供给CH 的电流。因此，转换速率（或 S/H 输出的变化率）由公式 1 给出。
\[转换 \text{ } 速率 = \frac{\Delta V}{\Delta t}=\frac{I_{SC}}{C_{H}}\]
等式 1。
对于正弦波输入：
\[V_{in}=V_M sin(2 \pi ft)\]
信号的变化率由下式给出：
\[max \big(\frac{dV_{in}}{dt}\big)=2 \pi fV_M\]
对于给定的大信号输入，增加频率可以使信号的变化率大于S/H的转换率。在这种情况下，S/H 输出无法足够快地跟随输入，从而导致信号失真问题。缺乏足够的转换速率来跟上快速变化的模拟输入的 S/H 是许多 ADC 无法在信号带宽超过几兆赫兹的情况下运行的关键原因。
例如，考虑Analog Devices 的AD9042 。尽管 AD9042 是专门设计的具有宽带、高 SFDR 前端的转换器，但其 SFDR 仍会随着输入频率的升高而降低，如图 9 所示。
该图显示了 AD9042 的 SFDR 如何随输入频率而降低。
图 9. 该图显示了 AD9042 的 SFDR 如何随输入频率而降低。图片由Analog Devices提供。
SNR-SFDR 权衡
上述讨论也解释了我们在本文前面提到的 SNR-SFDR 权衡。请注意，较大的保持电容器会导致较低的压摆率（公式 1）和较高的失真（或较低的 SFDR）。另一方面，较大的电容器会降低系统带宽并提高噪声性能（更高的 SNR）。
应用抖动来改善 SFDR
如上所述，改善 SFDR 有两个主要限制：S/H 电路产生的非线性以及 ADC 编码器部分产生的非线性。外部无法采取任何措施来减少 S/H 电路产生的失真。然而，抖动技术可以减少 ADC 编码器部分的非线性。这将在本系列的下一篇文章中讨论。
