在数字电路设计中，时钟信号是在高电平和低电平状态之间振荡并指导电路性能的信号。逻辑可以在应用中的上升沿、下降沿或两个沿上切换。由于数以千计的实例在给定的时钟域上运行，因此有必要插入缓冲树......
抽象的
由于时钟速度的提高、逻辑门数量的增加以及复杂的跨域关系，时钟树综合 (CTS) 在 ASIC 设计中变得更加重要。了解基本实践对于解决更的时钟要求和策略至关重要。本文介绍了 (1) CTS 的简要定义，(2) 历史上有用的前端设计技巧，(3) 设计到布局切换的关键信息，以及 (4) 软件如何应用该数据来实现 CTS 。
介绍
在数字电路设计中，时钟信号是在高电平和低电平状态之间振荡并指导电路性能的信号。逻辑可以在应用中的上升沿、下降沿或两个沿上切换。由于给定时钟域有数千个实例运行，因此有必要插入缓冲树以充分驱动逻辑。时钟树通常具有布局工程师必须满足的延迟、偏斜、功耗和信号完整性要求。
可以说，当电路从前端设计人员转移到后端布局工程师时，时钟描述和图表是必须传达的关键信息。多年来，由于沟通不畅、误解以及涉及时钟树的完全重新综合的需要，损失了数小时、数天甚至数周的设计工作。
在布局之前，理想时钟用于综合和时序约束。时钟定义约束可能出现在块的顶层焊盘或引脚上；在宏的输出上，例如延迟锁定环（DLL）或锁相环（PLL）；或作为分频寄存器上生成的时钟。这些时钟定义可能是布局工程师需要定义时钟根的位置，也可能不是，以便在各种操作模式下获得延迟、平衡和偏差。前端和布局之间的高水平信息交换以及对布局将如何处理该信息的理解将极大地改善物理设计流程的 CTS 过程。
成功 CTS 的设计技巧
以下一些技巧已经在业界流传很长一段时间了，但根据过去几年的经验，它们值得重复。
为您知道将成为时钟树起点的时钟多路
复用器或实例建立命名约定。这为布局提供了很好的健全性检查，因为很容易在基于字符串的布局数据库中进行搜索和计数。
对时钟根实例使用中强度到高强度的驱动程序。这使得时钟树能够正确开始。但是，请勿使用库中可用的驱动强度，因为如果通过信号完整性 (SI) 分析或片上变异 (OCV) 分析发现问题，则能够在设计后期扩大尺寸会很有用。
如果时钟分频寄存器及其同步寄存器要在单独的测试模式下运行，请确保它们由多路复用逻辑特意驱动。这允许在测试模式下在
多路复用器的输入侧添加延迟，而无需在功能模式下推出由生成时钟计时的所有其他寄存器。
图 1 显示了两个寄存器时钟分频寄存器。如果没有额外的复用逻辑，功能时钟很可能无法在测试模式下工作。除法寄存器不会与下游的任何寄存器平衡。绿色域中较少的寄存器可能会导致比紫色域中的时钟快得多的时钟。
图 2 说明了一种多路复用方案，该方案允许每个下游寄存器组和
分频器通过多路复用器的一个输入获得化时钟，并通过另一个输入获得平衡时钟。
如有必要，插入重置专用驱动程序。有时会使用几个寄存器来同步复位。这些寄存器可能不需要与同样由该时钟驱动的所有其他寄存器保持平衡。在图 3 中，如果没有集中策略，软件将尝试平衡门控逻辑之后的蓝色寄存器与复位同步逻辑中包含的每个粉色寄存器。
如果它们使用自己的专用驱动程序与其余寄存器分开，则可以在布局中轻松处理这种情况。
图 4 演示了如何在切换通信中插入并轻松识别占位符或排除缓冲区，以便布局工程师知道平衡尝试可能会在哪里出现分歧。
提供比您想象的更好的时钟图和广泛的书面描述。当前端设计准备好将网表交付到布局时，他们已经广泛熟悉设计和时钟要求——或者至少应该熟悉。有时，初的 CTS 工作会发现布局前时序约束中使用的理想值在物理上无法实现。如果在网表切换中提供准确的时钟图以及有关时钟方案的信息，则导致此问题的问题可以早日暴露出来。
代表所有设计时钟（包括门控逻辑）的总体图或图表是理想的。这可以是使用绘图程序或原理图捕获工具由软件生成的。它甚至可以手工绘制并保存为 PDF 或传真给布局工程师。这张图片可能相当于一千个字，需要通过数十个电话和
电子邮件来弄清楚时钟格式。
由于图表可能会变得复杂和混乱，因此需要随附的书面描述。这包括生成时钟的解释、任何时钟门控或复用模式的详细信息以及偏差平衡和延迟的要求。这些细节对于每种操作模式都是必需的，因为在时钟树插入期间必须对每种模式进行寻址。如果我们不小心的话，寄存器可能会在功能模式下完美平衡，但在测试模式下却严重不平衡。
如果时钟使用 DLL 或另一个宏，或者它通过门逻辑，则这些细节是必要的。必须解释宏的用途。如果需要的话，可以“通过”这些类型的宏来综合和平衡。至于门控逻辑，如果存在一种情况，即在一种模式下访问一个引脚，但在另一种模式下访问同一单元的另一个引脚，则跟踪工具会将其识别为“重新收敛时钟”。尽管布局工具可以解决这些情况，但在时钟插入期间强制工具查看一个引脚而不是另一个引脚。
CTS 行业工具
行业软件通过由设计人员的规范和指南驱动的强大工具促进时钟树综合。来自前端的有关时钟根插入点、延迟、偏斜和转换目标以及门控逻辑、通过寄存器和跨域关系的细节的信息可以直接移植到 CTS 工具中。然后，布局工程师将酌情决定要使用的缓冲区类型、优化迭代以及
路由器的要求（例如间距、屏蔽和金属层）。
在插入时钟树之前，可以执行跟踪以确保要平衡的端点将被插入。还可以显示和评估门控逻辑、时钟根的排除支路、IO 端点和重新收敛实例。
时钟树可以仅由缓冲单元组成，也可以由一系列反相器组成。当今的大多数技术都具有特殊的时钟缓冲和时钟反相单元，它们具有平衡的上升和下降时间，以帮助确保不受影响的占空比。还可以合并其他要求，例如树中的级别或每个时钟单元的扇出。
结论
除了到目前为止讨论的所有内容之外，布局工程师可能还会尝试时钟门感知布局、时钟布线指南和布局调整。CTS 的迭代通常会在对偏差、延迟和转换目标进行微小修改的情况下运行。反复试验有助于实现完美的融合。如果前端了解 CTS 的工作原理，并从一开始就传达时钟结构，那么布局工程师就可以更熟练地完成任务。时间表中用于 CTS 的时间可以用于调整和改进时钟，而不是简单地尝试将它们插入到我的布局中。
