宽I/O标准将推动TSV 3D堆叠性能

　　JEDEC在1月为宽I/O移动DRAM发布的标准使用穿透硅通孔（TSV）在三维（3D）集成电路上连接DRAM和逻辑。凭借其512位宽的数据接口，在不增加功耗的前提下，JESD229宽I/O单倍数据速率（SDR）的带宽是低功耗双倍数据速率2（LPDDR2）规范的两倍。

　　在同构裸片间使用TSV连接的器件已经上市。宽I/O以TSV方式连接异构裸片的技术。

　　提供同构TSV连接器件的公司有Xilinx（其Virtex-7 2000T现场可编程门阵列，使用TSV连接逻辑和逻辑）、三星（其32GB的寄存器式双列直插内存模块（RDIMM）使用DRAM与DRAM的堆叠。有许多极具说服力的理由支持同构TSV连接。赛灵思公司声称，其器件每瓦的裸片-裸片间连接带宽提升了一百倍，而延迟只有五分之一；三星则宣称降低了40%的功率。

　　甚至一款具有比我们今天能生产的器件所能拥有的胞元（cell）多一倍的器件也可利用TSV连接两个同构裸片。但当一款器件具有比我们今天可以生产的器件更多不同种类的胞元时，会发生什么？

　　TSV技术的全部潜力与其能够连接不同物理性质的裸片息息相关。虽然有可能把逻辑、存储器、射频（RF）、模拟、电源和图像传感电路做到同一块硅片上，但若希望以成本、实现性能，那是将它们分放在不同的裸片上。

　　与许多新技术一样，TSV有一个高于它所取代技术的启动成本，简单地减少堆栈内裸片的成本未必足以证明其物有所值。TSV技术的理想应用，是那些能够从其带来的带宽、延迟和功耗的显着改善受益的应用。

　　考虑下一代智能手机、平板电脑或小笔记本的逻辑裸片和DRAM间的接口。这些下一代器件将需要在逻辑和DRAM间具有约100Gbps的峰值带宽，这是目前在此类产品中发现的芯片到芯片接口间的带宽。许多逻辑制造工艺包括生成一定量嵌入式DRAM的能力。但采用专用DRAM工艺制成大量DRAM要便宜得多。

　　当今的2Gb DDR3器件，每个都包含20亿个晶体管，每片售价不到一美元，能轻松满足用不同工艺制造逻辑硅晶和DRAM硅晶的经济性考量。因为存储器延迟是系统级芯片（SoC）的关键性能指标，所以，低延迟DRAM接口具有优势。在智能手机内，重载下的DRAM可以消耗全部电能的25%:传输每比特所需功耗的每降低一点点，都可大大延长电池续航时间。

　　宽I/O标准通过显着提高性能和降低功耗，充分利用了3D硅晶栈。通过采用低速低容抗连接，宽I/O传输每比特数据的功耗约为LPDDR2的一半。通过使用大量I/O阵列，宽I/O的带宽达到了100Gbps,是双通道LPDDR2连接的一倍。

　　那么，如何使用LPDDR2才可以达到100Gbps的存储器带宽呢？以具代表性的智能手机为例，电池占了手机质量和体积的一半。假设DRAM使用了25%的有源电能。如果电池续航时间不变，其他条件也保持不变，若使LPDDR2 DRAM的带宽翻一番达到100Gbps,那么电池体积需要增加25%.这后一款手机会比前一款厚12.5%,质量也更重。而宽I/O将在与LPDDR2相同的功耗下，使带宽加倍，且对手机的重量或体积没有任何影响。

　　2011年12月，ST-Ericsson、CEA-LETI、意法半导体和Cadence宣布，他们将就--宽IO存储器接口下一代（Wioming）项目--进行合作，该项目旨在通过在逻辑和DRAM之间使用宽I/O连接来生产三硅晶堆栈。Cadence的角色是为芯片设计和堆栈建构提供电子设计自动化工具以及开发该项目的存储器控制器。

　　生产TSV,除所需的制造和封装能力外，宽I/O生态系统还需要用于存储器控制器和物理层（PHY）的高品质的设计图像处理器（IP）。由于DRAM是制约性能的主要因素，同时也是系统功耗大户，Cadence利用其在低功率DRAM控制器方面的专长来开发宽I/O控制器。

　　测试是宽I/O生态系统的另一个关键领域。Cadence和IMEC发布了一款用于3D堆栈连接的自动化测试方法。虽然JESD229为宽I/O DRAM指定了边界扫描，但没有提及如何测试存储器阵列本身。在典型的TSV堆栈建构流程中，在晶圆减薄、TSV成形和堆叠过程中，DRAM必须遭受严酷的"折磨".即使从存储器供应商拿到的裸片是良好的，在堆叠后测试该DRAM也很有必要。Cadence的方法扩展了业已与存储器控制器整合在一起的存储器内置自我测试（BIST）引擎，它支持发现由TSV工艺导致的新类型DRAM错误。

图2:每个封装内的低功耗DRAM带宽。

图3:Wioming 3D IC堆栈示意图。