TD2SCDMA终端综合测试仪物理层的软硬件设计

　　摘 要： 针对TD-SCDMA  终端综合测试仪功能特点，着重介绍了仪器物理层部分的软硬件设计。给出了硬件原理图以及关键硬件设计技术。在此基础上，详细阐述了不同于传统方案的FPGA 程序设计以及DSP 程序流程设计方案。该物理层用于TD 终端射频一致性测试，简要介绍了测试结果。目前采用该设计的综合测试仪已经被TD-SCDMA  产业界广泛使用。

　　1  引  言

　　近，TD-SCDMA 综合测试仪引起国内研究机构和国外测试仪表业巨头很大兴趣。文献[1]指出了TD2SC2DMA 综合测试仪是产业链的薄弱环节，文献[1-2]提出了采用综测仪构建一致性测试系统的方案。Agilent、R &S 等计划推出相应产品或正在进行研发。

　　综合测试仪总体结构都由物理层、高层协议栈、主控，测量算法4 部分组成。TD-SCDMA  与WCD2MA、CDMA2000 、GSM 综合测试仪的主要区别是物理层，其他部分可以借鉴已有测试系统。文献[3 ]给出了WCDMA/ GSM 手机测试系统主控的软件设计。

　　TD-SCDMA 系统与WCDMA 系统高层协议栈基本相同。测量算法也可以借鉴W DM 综合测试仪的相应算法。所以实现物理层是实现TD-SCDMA 综合测试仪的关键，需要重新研究设计。

　　综合测试仪物理层具有系统仿真功能和射频数据采集双重任务。一般基站的物理层功能与系统仿真功能类似。虽然目前已经有大量文献讨论WCDMA 基站实现各个方面的问题，如文献[4]比较了各种硬件平台方案，文献[5] 分析了各个算法的快速实现方法。但是，由于综合测试仪物理层具有双重任务，所以需要研究设计新的物理层实现方案来满足要求。

　　本文在第2 部分简要介绍了物理层与综合测试仪其他部分的接口，第3、4 部分分别描述了物理层硬件平台实现方案，DSP 和F PGA 程序设计方案。第5部分总结了物理层实验结果。

　　2  物理层接口

　　综合测试仪采用XI 总线架构，逻辑功能如图1示。

图1 　综合测试仪逻辑功能图

　　综合测试仪物理层通过LVDS （ 低电压差分信号） 接收来自Ae roFlex3030 的12 倍速IQ 信号，经过处理，把结果分2 路通过PXI 传给测量算法以及协议栈。测量算法接收到物理层采集的12 倍速数据，得出ACL R、OBW、EVM 等测量数值。高层协议栈接收物理层解调的TD-SCDMA  信号，进一步进行L2 、L3 等高层协议处理。同时，物理层接收高层协议栈的数据，使用3 GPP 协议规定的算法进行处理之后，以1 倍速信号通过L VDS 传输到AeroFlex3020 ,通过功分器发射给待测终端。

　　3  物理层硬件平台

　　物理层采用通用DSP 加FPGA 架构， 如图2所示。

图2  物理层硬件架构图

　　硬件选用高性能的DSP 处理芯片---德州仪器面向通信应用的TMSC320C6416 处理器，其参数如下：主频1 GHz ,二级缓存1 MB ,配备维特比协处理器（VCP） ,Turbo 码译码协处理器（ TCP） .F PGA 选用的Xilinx Vertex 芯片。

　　FP GA 与DSP 通过EMIFA 口以SBSRAM 方式连接，EMIF 时钟采用100 MHz[ 6 ]，以确保高速数据交换。本设计没有采用单独的PXI 接口芯片，而采用TMSC320C6416 内置的PXI 接口模块。采用这种XI 硬件连接，同时使用优化后W 编写的驱动程序，完全可以满足射频12倍速信号采集的要求，而实现更加简单。

　　4  DSP 和FPGA 程序设计

　　4.1  FPGA 程序设计

　　F PGA 采用ISE 开发环境，使用VHDL 语言描述FPGA 硬件电路。综合测试仪物理层与一般基站物理层不同，要实现更加复杂的流程， 所以把尽量多的任务在DSP 完成。F PGA 内部只接收DSP 输出的单倍速的数字信号，根据3 GPP 协议，实现根升余弦滤波，采用内插方法，把单倍速的数字信号变为24 倍速信号， 通过L VDS 模块发送给AeroFlex 3020。同时，接收Are2oFlex3030 的24 倍速，数据分成2 路，一路4 倍速信号经过根升余弦用于解调TD-SCDMA  信号，另外一路12 倍速信号用于测量。

　　4.2  DSP 程序设计

　　DSP 主要功能是根据3 GP P 协议接收高层传输的信息，产生TD-SCDMA  信号，传输给FPGA 以及接收FPGA 4 倍速数字信号，之后解调TD-SCDMA 信号，把解调后的信号传给高层。同时传送12 倍速信号给射频测量。DSP 流程图如图3 所示。

图3 　DSP 流程图

　　由于FPGA 内部RAM 容量的限制，只能缓存一小段时间内12 倍速的数据，设计时充分考虑到这点限制。FPGA 只缓存200μs 12 倍速数据和5 ms （一个TD-SCDMA  系统子帧） 4 倍速数据。每200 μs 产生定时中断给DSP，并设置相应信号量。DSP 检测到是否接收FPGA 数据的情况，然后判断4 倍速数据是否收齐以采取相应动作，这样就解决了F PGA 内部高速RAM 容量有限的问题。

　　一般以FPGA + DSP 为硬件平台的解决方案中，图3 中产生TD-SCDMA  信号和TD-SCDMA  信号解调2 个模块不全部在DSP 中实现。考虑到本物理层需要复杂的流程处理，本方案采用全DSP 实现。

　　由于图中生成TD-SCDMA  信号与解调TD2SC2DMA 信号流程互为相反过程，所以下面只阐述生成TD-SCDMA  信号部分。为了阐述方便， 考虑没有智能天线的情况。如果实现智能天线，只需要稍加扩展。生成TD-SCDMA  信号的流程图如图4 所示。

图4 　生成TD-SCDMA 信号的流程图

　　每次调用成帧过程，首先采用全DSP 实现方案所特有的调度算法判断是否所有物理信道都处理完毕，如果不是，则选择一个物理信道进行下一步处理。

　　采用另一特有调度算法判断该物理信道承载的传输信道是否处理完毕。每个传输信道处理完毕之后，把各个传输信道处理结果复用起来，成为编码复用传输信道，再统一处理。依次处理每个物理信道，把所有的结果一起进行调制等处理。

　　与已有方案不同，很多用FPGA 实现的算法，如调制、扩频、加扰都放在DSP 执行。通过分析协议，采用查表法可以用DS P 高效实现调制、扩频和加扰，不会对DSP 产生过大负荷。

　　5  实验结果

　　本物理层支持高速率数字信号采集。采集的信号，经过相应射频测量算法计算，即可完成各种终端射频指标测量。图5 表示呼叫状态下EVM测量结果。

图5 　呼叫状态下EVM 测量

　　该物理层支持丰富的终端业务能力测量。表1列出了物理层支持的有代表性的业务，以及相应实测DSP 的负荷。

表1 物理层支持的业务

　　6  结  论

　　基于综合测试仪物理层的双重任务特点，本文详细阐述了TD-SCDMMA综合测试仪物理层的硬件构成， FPGA 和DSP程序设计。大部分任务采用全DSP 实现，具有开发周期短的优点。

　　物理层在863 项目大力支持的综合测试仪项目中是实现难点，该方案发挥了重要作用，顺利通过了组验收。该综合测试仪已经被无线电管理委员会、MTNET和众多厂商广泛采用，推动了TD产业发展。

　　目前，在该方案基础之上，经过改进，系统仿真器进一步具备了支持HSDPA 终端测试的能力。今后将继续研究设计以支持终端协议一致性测试和多模终端测试。