如果要对 Serdes 的结构进行粗略分割，通常而言，Serdes Core 由 Tx 、Rx 以及 PLL 这三个子模块构成，如图 3.1 所示。本文将深入且详细地介绍 PLL 的实现原理和内部结构，助力读者全面理解这一关键模块。
PLL 在电子系统中有着广泛且重要的用途：
1）提供明确定义的时钟：系统或者模块需要有明确定义的时钟来实现同步操作，PLL 能够为其提供稳定且的时钟信号。
2）分频或者倍频时钟：在系统内部，PLL 可以实现时钟的分频或者倍频，从而进行时分复用，满足不同模块对时钟频率的需求。
3）作为频率合成器：在多载波系统中，如蓝牙、WiFi 通信等，PLL 能够实现快速跳频，并且只有 PLL 能够做到低相邻载波干扰，确保通信的稳定性和可靠性。
4）时钟恢复（CDR）：在 serdes 中，时钟恢复是一项重要应用，PLL 能够准确地从输入信号中恢复出时钟信号，保证数据的正确传输。
5）频率调制：PLL 可用于多种频率调制方式，例如 FM（调频）、FSK（移频键控）、QAM（正交幅度调制）、OFDM（正交频分复用）等，广泛应用于通信领域。
6）扩频时钟（SSC）：在串行协议中，PLL 可以实现时钟频率偏移，从而降低电磁干扰（EMI），提高系统的电磁兼容性。
通过输入一个参考时钟，PLL 能够输出用户所需要的时钟。
接下来我们看看简单的 PLL 结构 ——Simple PLL。假设有一个异或门，其两个输入分别为 V1 和 V2，输出为 Vo。
它们之间的相位关系如上图所示，让输出 Vo 经过一个低通滤波器，那么滤波后的电压可以看成平均值，这个平均电压和 V1、V2 之间的相位差是线性关系，如下图所示：
由这个输出电压来控制 VCO（压控震荡器）：
这就表明整个 PLL 的传递函数 H (s) 可以看成是一个二阶的低通滤波器。也就是说，如果输入信号频率（相位）发生突变，输出会缓慢跟随直至相等。具体是如何恢复到稳态，与低通滤波器和 VCO、PD（鉴相器）的属性有关，存在过阻尼、欠阻尼、临界阻尼三种跟随方式。
图中通过欠阻尼 (ζ<1) 和过阻尼 (ζ>1 ) 的响应曲线，揭示了 PLL 设计中的动态性能与稳定性的矛盾，总结如下：
下面我们来总结异或门 + 低通滤波器的具体问题。低通滤波器 (LPF) 主要用于滤除高频噪声，然而，若截止频率设计不当（太低），会进一步减慢响应速度；若太高，则无法有效抑制振荡。
这也说明了这种结构的 Simple PLL 存在着以下问题：
稳定时间和抖动之间的矛盾：在追求快速稳定的同时，可能会引入较大的抖动，影响系统的性能。
Phase 之间的关系不确定：随着温度和电路的改变，相位之间的关系会发生变化，导致系统的稳定性受到影响。
存在稳定性问题：在欠阻尼情况下，会出现过冲震荡现象，影响系统的正常运行。
锁定范围不确定：其锁定范围与回路带宽有关，难以准确确定，给系统设计带来一定的挑战。
