一种18位SAR ADC的设计实现

　　摘要： 本文对逐次逼近型模数转换器（ SAR ADC） 的结构进行了介绍， 并对影响ADC性能的主要因素加以分析。设计了一种基于二进制加权电容阵列的数字校准算法， 并运用比较器自动失调校准技术， 实现了高性能SAR ADC的设计。仿真结果表明该设计在120ksps 的采样率下可达18 位。

　　1 引言

　　数字信号处理技术在高分辨率图象、视频处理及无线通信等领域的广泛应用， 导致对高速、高、基于标准CMOS 工艺的可嵌入式ADC 的需求量与日俱增。对于迅速发展的基于IP 设计的片上系统集成技术， 功耗低、面积小、可嵌入的ADC 模块逐渐成为数模混合信号IC 设计的关键。伴随技术的发展， ADC 的结构出现了多种实现方案， 如过采样Σ- △型、全并行（ Flash） 、流水线和逐次逼近（ Successive-approximation Register） 等结构。其中， FlashADC 转换器和Σ- Δ ADC 转换器，它们分别满足高速、高两个极端的需求。而逐次逼近转换器（ SARADC） 具有中等速度（ 5 MS/s 以下） 、中等（ 8~18 位） 、低功耗和低成本的综合优势，在更加广阔的领域中得到了应用。

　　由于SARADC 能够适应多种模拟输入方式（ 单级、双级、差分） , 在开关、多通道应用中能保证零数据延迟，而且速度、适中， 功耗、成本低， 因此， 在工业控制方面应用广泛， 适用于测量各种物理量的传感器。例如， 在传感器网络中， 成千上万个传感器节点由1 块电池或者几平方毫米的太阳能电池供电， 这就要求传感器节点面积小、成本低， 而且长时间工作消耗的能量也很小， SAR ADC 可满足这种应用需求。SAR ADC 还广泛应用于医学仪器的成像系统， 例如CT 扫描仪、MRI 和X 射线系统。SAR ADC零延迟、较高采样速率和较好DAC 指标的优势， 保证了成像系统的高刷新速率和高成像分辨率； 而且，这种ADC 面积小、功耗低等优势在便携式医学仪器、安防安检系统应用中也得到了充分发挥。

　　然而， ADC 的和线性度会受到元件匹配度和系统失调以及噪声等因素的限制， 因此通常需要采用自动失调消除、数字校准等技术以改善其性能。

　　激光矫正技术通常用以提高转换器中元件的匹配度， 但也同时受到封装时的机械应力、制造工艺以及生产成本等问题的影响。

　　本文提供了一种基于二进制加权电容阵列DAC 的数字校准算法， 将校准误差在芯片测试时测出并烧写到ROM中， 并在ADC 应用时将ROM中的数据读出对应加载到电容阵列中， 实现对DAC 的校准； 同时采用了高效的比较器消除失调技术， 大大提高了ADC 的。

　　2 SAR ADC概述

　　实现逐次逼近式ADC 的方式千差万别， 但其基本结构非常简单。如图1 所示， 模拟输入电压（ VIN） 由采样/ 保持电路保持。如图2 所示， 为实现二进制算法， N 位寄存器首先设置在中间刻度（ 即：100 …….00, MSB 位1） .这样， 数字模拟转换器（ DAC） 输出（ VDAC） 被设为VREF/2, VDAC 是提供给ADC 的基准电压。然后， 比较判断VIN 是小于还是大于VDAC.如果， VIN>VDAC, 则比较器输出逻辑高电平或1, N 位寄存器的MSB 保持为1.相反， 如果VIN < VDAC, 则比较器输出逻辑低电平， N位寄存器的MSB 清为0.随后， 逐次逼近控制逻辑移至下一位， 并将该位设置为高电平， 进行下比较。这个过程一直持续到有效位（ LSB） .上述操作结束后就完成了转换， N 位转换结果储存在寄存器内。

图1 N位逐次逼近A/ D 转换器的结构图

图2 A/ D 转换器的逐次逼近过程

　　3 数字校准算法

　　目前， 工业界的SARADC 产品以二进制加权电容阵列、分段电容和RC 混合结构三种结构为主， 从10 位到18 位不等。其中， 二进制加权电容阵列构成的SARADC 由于低功耗的优势应用更为广泛。

　　由于CMOS 工艺的限制， 无源器件的匹配不高， 二进制加权电容阵列SARADC 转换器只能达到12 位。利用激光修正等技术， 可以提高无源器件的匹配， 但是成本较高， 不适于工业生产。因此， 提出了各种自校准方法， 以提高无源器件的匹配， 从而提高转换。如使用失调子DAC 和校准子DAC 预先对主DAC 的低位充电， 以达到校准的目的； 或使用多位非二进制加权电容DAC 和自校准算法， 使电容匹配达到较高的。

　　数字校准技术的意义即在ADC 正常使用前， 利用ADC 的已有电路对芯片的非线性因素进行测试，通过一定算法并根据ADC 使用时的时序产生相应的校准码， 加之于存储器中， 在ADC 工作时通过数字控制逻辑将所存校准数据对应加载到电路中， 从而达到校准失配的目的。对于本次SARADC 的设计， 我们采用结构对称的两组18 位电容阵列数模转换器（ DAC） 输入至比较器的正负输入端（ 准差分结构） , 如图3, 这种对称输入可以使比较器正负两端输入负载相等， 另一方面， 两电容阵列的高位DAC 可对全差分信号进行采样， 并输出全差分的参考电压， 而电容阵列I 的低位作为正常的低位子DAC 使用产生SAR 所需的参考电压， 电容阵列II的低位则用于测量和校准两组电容阵列高位的非线性。

图3 数字校准算法示意图

　　校准码的产生和使用可以有不同的算法， 中介绍了一种由高位到低位校准方法， 本文设计了一种由低位到高位依次校准的方法。校准测试时电容阵列工作于两种状态： 首先是接入一组电容， 电容阵列输出接地， 即比较器两输入端均为0, 如图4（ a） 所示； 而后接入待测电容， 输出直接接入比较器两输入端产生比较结果， 如图4（ b） 所示， 根据比较器的输出及外部的搜索算法调整电容阵列II 低位DAC 的输出从而测得待测电容所对应的寄生参数（ 设计要求此DAC 的比正常使用时的DAC 至少高1位） , 通过对此数据的处理便可以得到相应的校准码。为实现由低至高的校准， 测试时需要用到电容阵列I 低位的3 组电容C1, C2, C3, 理想情况下它们的权值应与两组电容阵列低位DAC 的位相当，考虑到不匹配问题， 可设C1≈C2≈C3, 设电容阵列II 低位DAC 接入的电容值为Cc, 根据二进制加权电容阵列性质可知Cc 的等效输出范围在0 到2 倍C1 之间。初次测试时， 状态仅接入C1, 第二状态接到C2, C3 上， 同时电容阵列II 的可变Cc 接入，如图4, 通过观察比较器的输出， 可知， 当比较器输出跳变时， 有：

　　Cc1 为Cc 当前值， 可通过外部SAR 算法搜索得到。

图4 ADC校准时分为两个状态

　　接下来即可对高位DAC 的位进行测试和校准， 设此位电容权值为CH1, 状态电容接入C1, C3, 第二状态则接入C2, CH1 和Cc, 同理可得：

　　依上述方法可以推得:

　　ΣΔCc 为每位所对应Cc 差值与已校准低位Cc 差值的累加和， 将此电容值对应的二进制码用有符号数表示即所需校准码， 随后可以通过性烧写电路存储到ROM中， 完成SARADC 的校准测试。

　　数字校准的具体实现方法， 可通过添加芯片状态控制端口实现。如表1 中所示， 测试时将两个控制端口接地， 应用上述算法获得校准码； 随后将控制端口P2 接至高电平， 此时将所需的校准码写入到芯片的ROM中； ADC 正常使用时， 将两个控制端口接到数字电源上即可。各个工作状态的具体逻辑电路实现， 遵循数字集成电路设计规程， 并需针对不同状态对芯片的端口进行配置。

表1 不同的控制端口逻辑实现芯片工作状态的切换

　　4 比较器失调消除技术

　　为实现较高的转换速度， 本次设计采用多级比较器结构，由四级低增益放大器和锁存器构成， 而高的实现需要对比较器进行失调校准技术。比较器的失调电压是由于电路元件的失配造成的， 这种失配通常是随机的， 不能预先估计。失调电压的存在会影响比较器的， 在较高分辨率的ADC 中， 输入失调电压不能太大， 这就要使用失调校准技术。失调校准技术在MOS 工艺中是适用的，这是因为MOS 器件的输入电阻近似无限大， 使得晶体管栅极上可以长期贮存电荷， 可以将失调电压贮存在电容上， 通过与输入叠加来消除失调电压的影响。本次设计， 我们采用在每放大器加入辅助输入端的方法， 消除比较器的失调。

图5 利用辅助输入端消除失调技术

　　如图5 所示， 主放大器被设计成由两个跨导放大器组成， 由于比较时用于开环， 增益较小， 可用电阻作负载； A3 为反馈环路上的调零放大器， 为高增益放大器。消失调时首先， 开关S1 闭合， S2 将主运放两输入接至共模电平， 此时通过反馈环路， 辅助运放输入端上的电容存储的失调电压设为Vc, 则：

　　可得：

　　当S1 断开， S2 接入输入信号时， 比较器正常工作， 由于Vc 的作用， 可以得到此时在比较器输入端的等效失调电压为：

　　根据ADC 的和电容阵列的校准算法， 并通过调节辅助运放和调零运放的增益使多级比较器的达到设计要求， 本次设计比较器的需高于19 位。图6 为加入辅助输入端的低增益跨导放大器的电路设计， 本次设计各级前放的增益约为22dB.

　　调零放大器采用全差分折叠式共源共栅结构， 一方面可实现高增益， 另一方面用于构成单位负反馈， 从而可用电容检测并消除自身的失调。本次设计， 该运放增益需要达到70dB 以上， 同时为保证输出共模电平的稳定需加入共模反馈。

图6 前置跨导放大器的电路实现

　　5 仿真结果

　　比较器的测试可采用动态失调测试平台（ DOTB） 进行，如图7 所示。此方法运用单位增益放大器、积分器的性质， 将比较器接入环路， 通过对测试的调整， 终得到比较器的等效输入失调。

图7 动态失调测试平台框图

　　测试结果（ 图8） 表明： 加入消失调机制后， 多级比较器等效输入失调约为3μV（ <4μV） , 从而使比较器的达到了20 位。

图8 单级比较器动态失调测试结果。

　　通过对ADC 进行频谱分析， 测量其动态性能，即可反映ADC 的与线性度，并验证数字校准的效果。为避免频谱泄漏[7], 加入的正弦激励信号的频率和采样频率应满足如下关系：

　　Fin、Fs 分别表示输入信号频率和采样频率， Npoint为采样点数， n 为正整数， 且n<Npoint, 为保证采样的遍历性， 还应满足n 与Npoint 互为素数。如图9 所示，当采样频率为120 kHz 时， SAR ADC 在未进行数字校准时， 由于匹配问题， 频谱表现出明显的谐波， 且信噪比较低， 可推算ADC 的有效位仅为13.45 位；经过校准后， 非线性问题基本消除， 频谱得到明显改善， 使得本次设计的SAR ADC 达到17.55 位。

图9 ADC正弦激励下的频谱分析（ a） 未校准（ b） 校准后。

　　6 结论

　　本设计通过由低到高依次校准电容阵列的方法， 改善了电容DAC 的线性度； 利用辅助输入端消失调技术， 将比较器的提高到设计所需的指标。

　　实现了18bit 的要求。采用了多级比较器各级性消失调的结构， 提高了ADC 的转换速度； 同时， 电容阵列DAC 的设计和运用使得较低的功耗成为本次SARADC 设计的另一优点。