HAPS系统实现协同仿真验证

　　系统级芯片功能的实现基于软件，其复杂性与日俱增，所以通常一个公司在设计资源的配置上，软件部分的投入都要大于硬件。SoC设计规模的不断升级使得软件验证越来越困难，一旦硬件设计定型，软件也无法改变，如果在设计时不能做好软/硬件协同设计和验证，其风险巨大。

　　选择合适的验证方法

　　Synopsys公司（是为集成电路设计提供电子设计自动化软件工具的主导企业。为电子市场提供技术先进的IC设计与验证平台，致力于复杂的芯片上系统的开发。同时，Synopsys公司还提供知识产权和设计服务，为客户简化设计过程，提高产品上市速度）销售总监Lawrence A. Vivolo表示，由于缺乏各种可负担的、而且随时可用的基于硬件的验证解决方案，设计师们往往只能在设计周期的后期才开始软/硬件协同验证和系统级确认，但是在时刻增加的系统级硬件和软件错误通常造成项目的延迟。“15年前做系统芯片设计是先设计好硬件再着手软件设计，但现在已经是软硬件协同设计，而软件设计的步伐越来越跟不上硬件设计的发展，因为随着芯片设计规模的增加，软件的调试难度越来越大，”Vivolo说。

　　为了克服上述问题，必须进行协同仿真验证，但选择合适的工具才能真正提高验证效率。Vivolo先生认为，不同的仿真方式在频率速度和支持的设计容量上都有所不同。Sim仿真的速度较小，为1Hz～100Hz，ICE通常为2.5MHz或5MHz～10MHz，支持2M Gate，而Proto的速度就高很多，可以达到25～75MHz,其I/O口速度可以达到200MHz,并且能够支持50M Gate的设计规模。“ICE更多用于硬件调试和纠错，但在一些高速设计中，比如WiFi、HDTV、以太网等，ICE会用space buffer的方式来提速，不过效果并不太好，并且ICE的成本很高，”Vivolo说，“Proto基于FPGA，不仅速度高，而且其软件验证成本较低，非常适用与软硬件系统级调试。”

　　HAPS-60特性：高容量、快速和完整IP

　　HAPS是一个模块化的电路板系统，由现成主板和现成的或客户订制的子板组成，通过采用多种不同的堆叠方式来适应和支持多种设计风格和要求。HAPS系统独特的模块化允许相同的主板能够在多个项目或配置上重复使用，只需简单地增加或更换子板或子系统。Synopsys推出的一款快速原型系统HAPS-60系列可降低复杂SoC设计和验证挑战，是Confirma Rapid Prototyping Platform快速原型平台的一部分。它采用运行在实际速度的、真实的接口，可确保早期的软/硬件的协同验证和以接近实时的、实际运行速率实现系统级集成。

　　HAPS-60系列所提供的独有的功能和特性组合，可确保在设计周期的更早阶段开始软件开发和系统级验证。同HAPS-50相比，HAPS-60系列采用了Xilinx的Virtex-6器件，其容量提升了2倍，速度增加了30%，其高达200MHz的时钟频率可支持要求实时接口的各种应用，如视频、蜂窝数据和实时网络流量。并且集成了更多的预先测试过的IP和先进的验证功能于一身，提供了市场上的原型系统。HAPS-60还包含其它解决方案所没有的各种性能增强技术，这确保了全系统集成和现实环境中所有硬件和软件的检测。软件开发者通过在接近实时和系统级环境中编写、执行和调试代码，从而确保在芯片问世前就能尽早发现和消除硬件和软件中的错误。

　　Vivolo表示，结合HAPS的灵活架构以及独有的高容量分区软件和全新自动化高速时分复用技术，HAPS-60系列能够实现比其它各种原型系统更高的容量。这种容量优势使设计团队能够为各种非常大的片上系统芯片建立原型。单独的一块HAPS电路板能够支持1800万ASIC门的各种设计，而且还可将多个电路板连接在一起，从而实现更高的容量，这一特性能也够保证以前的投资不会浪费。

　　Vivolo强调，HAPS-60包含了很多DesignWareIP核， 诸如超高速SuperSpeed USB3.0、PCIe和HDMI等，这些IP已经在HAPS系统上经过预先测试 ,设计师们在从事系统级硬件和软件原型验证过程中，可以采用这些相同的并已经验证过的SoC产品级RTL。从原型到生产采用相同的RTL可缩短项目进度和降低风险。“有了预先测试过的DesignWare IP，采用HAPS系统的项目负责人就能够将他们的工程资源集中到产品差异化和系统确认，而不是对其原型的IP部分进行验证。”

　　另外，HAPS-60验证平台基于Synopsys的高性能通用多源总线技术，新的验证模式包括了通过标准PLI接口和SCE-MI 2.0事务级接口与Synopsys VCSTM、Innovator产品、C/C++程序和其它事件驱动仿真器之间的协同仿真。“与经验证过的 Confirma软件套件结合在一起，HAPS-60系列提供了成本和上市时间优势，”Vivolo说道，“我们的客户反映，无论是传统的、单独基于硬件的验证模式或客户订制化的原型板都可能需要几个月时间才能完成验证，而现在只需几天。”

　　EDA大厂Synopsys日前向中国大陆市场推广其的快速原型系统HAPS-60系列。该公司解决方案营销总监Lawrence Vivolo表示，由于采用赛灵思Virtex-6 LX760 40nm FPGA器件，新款快速原型设计系统能为SoC设计递送协同仿真、基于事件的验证和高速、高容量等新特性，而这些都是传统原型系统所不具备的。

　　先进节点工艺的采用和应用需求的提升使当前SoC/ASIC设计日益复杂。一方面，软件开发成本占整体系统开发的比例增加之态势，IBS预测在32纳米节点芯片开发中软件开发成本约占总开发成本的70%之强，而硬件成本只占30%。同时，调研机构Collett国际的数据显示逻辑和功能实现过程中的确认Bug导致首次流片失败的比例高达60%。因此，低成本的快速原型工具成为突破传统开发流程瓶颈的必要手段。

　　Lawrence Vivolo介绍，通过消化收购Synplicity所获得的技术与Synopsis仿真技术的结合，全面的HAPS-60快速原型系统的设计流程能加速芯片开发前期的硬件调试和嵌入式软件开放，而使用户在面市时间上具有更大优势。首先，HAPS原型产品可以令SoC开发者节约4－6月的传统原型搭建时间；HAPS-60中结合了仿真环境，因此在线仿真的实现能使恐怖的软件仿真时长大为缩短；而在HAPS-60中，System C和RTL混合使用的支持也有效提升软件仿真和硬件调试的效率。

　　Lawrence Vivolo声称，随着本土IC设计市场的兴旺，快速原型工具除了令用户具备开发时间上的优势，成本风险方面的减少将令其在中国本土IC设计中的需求显着增加。

　　在容量扩展方面，4器件的HAPS-64板拥有高达1800万ASIC门。据称，一般设计可采用3个原型板间的级联，有经验的原型开发工程师可能实现5个原型板的级联，而无太明显的性能下降。由于采用了HSTDM（高速时分复用）技术，器件间的数据率达到1Gpbs，和能自动实现时间同步，整体性能也比前代HAPS-50产品拥有30%提升。据悉，目前4器件的HAPS-64已为该公司的特定用户所采用，并将于今年7月面向大众市场，双器件的HAPS-62产品将在8月面市，而单器件的HAPS-61也会于年内推出。