一种高速跳频接收机的改进设计方案

     摘要： 提出了一种新的利用接收机前端双多锁相环(PLL) 和基带直接数字频率合成(DDS) 共同实现高速跳频的设计方案， 根据系统的特点确定动态范围、发射功率、接收灵敏度等关键指标， 进行了高速跳频制导接收机的总体方案、射频前端和基带基本算法框架设计， 实现了76 000 跳/s 的跳频速率，减小了接收机的体积，同时降低了功耗。理论分析和测试结果表明，接收机达到了较高的性能。

　　飞行器制导接收机的任务是在飞行过程中不断接收导引指令， 保证飞行器沿预定轨道飞行。由于对抗干扰、抗截获性能的严格要求， 飞行器制导系统的通信体制目前都在向快速跳频(FH) 的方向发展。同时由于制导接收机搭载在飞行器上， 其体积和功耗受到了严格的限制。一般而言， 根据跳频源的不同， 传统的快速跳频接收机主要有两种实现方案： 一种是基于多锁相环(PLL) 频率合成跳频源的方案， 其主要优点是可工作在高的本振频率， 且功耗较低， 缺点是受限于环路锁定时间而难以实现高速跳频； 另一种是基于直接数字频率合成(DDS)跳频源的方案， 其主要优点是频率转换时间短、容易实现高速跳频， 缺点是DDS 输出频率低， 要工作在高的本振频率必须经过变频， 这样就使其结构复杂， 且功耗较高。另外， 由于DDS 输出杂散抑制差， 接收机的性能也受到一定影响。

　　本文提出了一种利用接收机前端双PLL 和基带DDS 共同实现高速跳频的改进设计方案， 给出了一种基于高速跳频体制的飞行器制导接收机方案， 实验结果表明， 改进方案较好地解决了本振泄漏问题和I、Q 两个通道的平衡问题， 提高了系统性能。

　　1 系统特点和实现方案

　　飞行器制导系统的主要特点是必须具有优良的抗干扰、抗截获性能， 同时制导接收机的体积和功耗严格受限。

　　采用直接序列(DS) 扩频/快速跳频混合扩频体制是提高抗干扰、抗截获性能的有效途径。直接序列扩频信号具有较好的抗宽带干扰能力， 而快速跳频信号具有较好的抗窄带干扰能力，DS/FH 混合扩频体制在同时兼容DS 系统和FH 系统抗干扰、抗截获能力的同时还克服了单纯DS 系统的远近效应问题。跳频速率对DS/FH 混合扩频系统的抗干扰、抗截获能力具有决定性的影响。

　　制导通信系统采用了FH/DS/MSK 混合扩频调制体制。其主要性能指标如下：

　　工作频段：1.7 GHz～1.9 GHz

　　工作体制：FH/DS/MSK

　　跳频范围：200 MHz

　　跳频点数：200 个频点， 间隔1 MHz

　　跳频速率：76 000 跳/s

　　码片速率：5 Mb/s

　　为了满足体积和功耗的要求， 制导接收机放弃了“DDS 跳频+ 二次变频” 的超外差方案， 而采用“ 双PLL跳频+基带数字跳频” 的直接下变频方案， 利用双PLL频率合成和基带数字部件共同实现76 000 跳/s 的跳频速率。整个接收机包括射频前端、基带数字信号处理和电源部分， 其体积为120 mm×60 mm×30 mm。

　　利用双PLL 和基带数字部件共同实现高速跳频的方法是分组实现跳频， 即将200 MHz 频带内的跳频频点分成若干组，也即若干个子频带，每个子频带带宽40 MHz，包含40 个跳频频点(频点间隔1 MHz) 。子频带之间可以重叠或不重叠。首先由双PLL 实现2 000 跳/s 的子频带跳变， 再由DDS 在0.5 ms 时间间隔内实现子频带内40个频点间的38 次跳变， 实现76 000 跳/s 的跳频速率。

　　2 高速跳频制导接收机总体设计

　　2.1 接收机结构

　　接收机采用直接下变频拓扑结构， 将接收到的射频调制信号直接进行性下变频解调， 从而得到基带输入信号。由于省去了中频变换环节， 能够大大减少外围元器件数量、印制电路板面积和功耗， 但需要解决好本振泄漏问题和正交数据解调时I、Q 两个通道的平衡问题。

图1 是制导接收机组成框图。

　　跳频频率范围为1.7 GHz～1.9 GHz 的射频调制信号从天线输入， 其输入电平范围约为-97 dBm～-27 dBm。

　　为了降低整机的噪声系数， 首先经过低噪声放大器进行适当增益放大， 再经过中心频率为1 . 8 GHz 、带宽为200 MHz 的带通滤波器抑制带外噪声后送给具有自动增益控制功能的射频放大器放大， 然后进行直接下变频， 其中AGC 电压取自下变频信号的检波输出。下变频电路带有对本振进行±45° 移相的功能部分， 直接下变频后输出正交的两路基带信号， 经过低通滤波和放大后送给A/D 变换器， 其幅度可通过AGC 起控点的调节来控制， 以满足A/D 变换器的要求。基带数字信号处理部分由300 万门的FPGA 构成， 完成跳频同步、DS 解扩、MSK解调和信道解码等功能。

　　FPGA 产生跳频同步控制信号和ADC 采样时钟， 与MCU 通过高速SPI 接口和外部中断接口进行控制信息的交换。MCU 接收到起跳时间和预置频率的初值后， 控制频率综合器产生所需的本振信号， 送给下变频器。为了满足高速跳频的要求， 采用双PLL 频率综合器， 以完成2 000 跳/s 的频率跳变。

　　2.2 接收机相关指标

　　(1) 噪声系数NF

　　噪声系数主要取决于射频前端级的增益或损耗。根据目前低噪声放大器的实际器件水平， 考虑接头和馈线损耗， 可取接收机噪声系数为NF≈1.5 dB。

　　(2) 接收机灵敏度Pin ，min

　　不考虑DS 扩频的因素， 则码速率Rb为5 Mb/s ( 也即直扩后码片速率)。取成形滤波的滚降系数α=0.35 ， 则实际中频带宽为：

　　虽然零中频带宽为40 MHz， 但经过跳频同步和数字低通滤波后， 实际带宽约为6.75 MHz。

　　对于MSK 相干解调，误码率为10-4 时，Eb/N0≈8.4 dB。则所要求的接收机中频输出信噪比为

　　接收灵敏度

　　需要说明的是频率合成器相位噪声对接收机灵敏度的影响。相位噪声会限制接收机的信噪比， 降低数字解调器的性能。当相位噪声恶化到一定程度时， 即使不断增大信噪比， 系统误码率也是不归零的， 而是趋向于一个门限。这时接收灵敏度已不再满足公式(3) 。

　　(3) 发射机输出功率

　　设系统备余量E 为10 dB， 收、发天线增益Gt、Gr分别为0 dB 和6 dB。

　　由于路径损耗：

　　故所需发射机输出功率为：

　　即10 W 发射功率。

　　(4) 动态范围

　　根据实际工程项目要求， 信号视距传输距离d 的范围为：100 m≤d≤80 km。

　　对应于接收距离dmin， 其路径损耗为：

　　强接收信号电平为：

　　弱接收信号电平为：

　　动态范围为59 dB。实际设计时要留有抗衰落余量，根据所选器件的动态范围为69.5 dB， 可取接收信号电平范围为-97.6 dBm~-28.1 dBm。接收机各部分的增益预算将按此电平范围来进行。

　　2.3 接收机内部增益预算

　　接收机内部各部分的增益预算如图2 所示。

　　3 接收机前端的设计实现

　　3.1 低噪声放大器(LNA)

　　低噪声放大器按照噪声系数和增益兼顾的原则设计。器件选用MGA-61563 。其工作点选择为：Vd=3 V，Id=20 mA， 输入、输出50 Ω 匹配。

　　图3、图4 、图5 分别给出了LNA 的正/反向增益、噪声系数和输入/输出驻波比。

　　3.2 射频前端带通滤波器

　　射频前端带通滤波器的指标如下： 中心频率fo=1.8 GHz ， 带宽BW-3 dB=200 MHz ，BW-40 dB=600 MHz ， 插损约为1 dB，50 Ω 匹配。采用发卡式(hairpin) 平行耦合微带线设计， 所占用的线路板面积为32 mm×22 mm。

　　图6 、图7 分别是hairpin 滤波器的结构外形和平面电磁场仿真特性。

　　3.3 双PLL 频率综合器

　　本振跳频源由双PLL 频率综合器构成， 采用温补晶振(TCXO) 作为参考频率。由MCU 控制射频开关以交替输出2 个PLL 综合的本振信号， 跳频速率为2 000 跳/s 。

　　采取如下的控制策略：

　　先对环1 进行初始频率预置。在跳频切换时刻之前首先对环2 进行下一时刻的频率预置， 然后切换到环1的输出。如此循环往复， 交替切换两个PLL 的输出。

　　采用这种策略可以放宽对每个PLL 锁定时间的要求， 更好地保证了跳频源输出本振信号的杂散特性。图8 是实测的PLL 输出相位噪声和杂散特性。

　　频率综合器关键参数指标如下：

　　每个PLL 的环路带宽200 kHz，锁定时间小于50 μs，MCU 频率预置时间小于2 μs；射频开关完成双环切换所需时间为几十纳秒[ 5]。

　　锁相环采用ADF4360-3 ， 射频开关采用吸收式单刀双掷开关HMC349MS8G， 隔离度约60 dB@1.8 GHz 。

　　3.4 下变频器与自动增益控制

　　直接下变频器集成了可变增益放大器(VGA) ， 其变换增益具有69.5 dB 的动态范围， 可与基带输出检波器一起实现自动增益控制功能。下变频器选用AD8347 ， 其解调带宽90 MHz ，I/Q 幅度平衡度0.3 dB， 正交相位误差典型值±1°[ 6]。

　　对高速跳频信号而言，AGC 瞬态特性是一个非常关键的指标， 必须减小电路时间常数， 以保证能够及时跟踪输入信号幅度的变化。具体措施是减小VGA 控制输入端的滤波电容值。

　　3.5 基带低通滤波和放大

　　射频前端跳频同步后的I /Q 基带信号带宽约为20 MHz ， 基带低通滤波器采用5 阶LC 椭圆函数滤波器的形式，L 、C 的值要精心选取， 以满足I 、Q 通道平衡和相位误差的要求。基带放大器采用AD8347 内部集成的放大器， 能够保证正交通道幅度的平衡。终输出幅度可通过AGC 起控点的调节来控制。基带低通滤波器的纹波为0.3 dB， 放大器增益为30 dB。图9 是基带低通滤波器的频率响应特性。

　　3.6 电路板的选材和布局

　　接收机射频前端部分单独采用一块电路板， 面积为118 mm×58 mm。电路板采用4 层设计， 高频模拟部分单独占一面，MCU 数字控制部分和电源部分占另一面。

　　LNA 部分和LO 部分分别屏蔽处理。上、下两面电路板选用Rogers RO4350B 板材， 其介电常数在10 GHz 以下时为3.48，损耗角正切为0.003 7。中间使用FR4 板材。

　　4 基带部分及其基本算法框架

　　基带数字信号处理部分主要包括FPGA 及双路ADC。ADC 采样时钟由FPGA 提供， 采样频率为80 MHz 。

　　基带数字信号处理算法均由FPGA 完成。图10 是基带数字信号处理的基本算法框架。

　　采用延迟锁定的方法实现跳频同步、DS 扩频伪随机序列同步和MSK 相干载波的同步。由于系统采用了多进制正交DS 扩频和(31 ，25)RS 编码， 对于5 Mc/s 的码片速率， 达到的信息速率为625 Kb/s 。

　　针对实际工程项目的需要， 本文提出了利用双PLL和基带数字部件共同实现高速跳频的改进方案， 确定了制导接收机相关指标参数， 采用“ 双PLL 跳频+基带数字跳频” 的直接下变频方案实现了76 000 跳/s 的高速跳频， 同时兼顾了系统对体积和功耗的限制要求。设计的高速跳频制导接收机较好地解决了本振泄漏问题和I、Q 两个通道的平衡问题， 提高了系统性能。