一种高中频信号数据采集卡的硬件设计

　　0 引言

　　传统数据采集卡的主要功能是完成对模拟信号的基带数字化。由于数字化是在基带进行，其下变频、滤波全部采用模拟方式，因此，对于不同频段、不同调制方式的通信系统，应当对应专门的硬件结构，但这样的系统缺乏灵活性，且随着系统采样率和采样的提高，对数据实时性传输也带来了很大的困难。

　　软件无线电(software radio)是近年来随着微电子及计算机技术应运而生的一种新的无线电技术，理想的软件无线电系统强调体系结构的开放性和可编程性，专注于减少灵活性差的硬件电路，并把数字化处理(A／D)尽量靠近天线，力求通过软件的更新来改变硬件的配置结构，以求解决传统数据采集卡存在的问题。

　　结合软件无线电思想，可将AD采样后得到的数据直接送入数字下变频器，然后通过FPGA程序的改变来实现对数字下变频器内部寄存器的重新配置，从而完成数字下变频功能，该方法既提高了系统的灵活性，又能很好的满足系统对数据传输的高实时性要求。

　　1 传统数据采集卡的特点与缺陷

　　传统数据采集卡的结构一般如图1所示。传统数据采集卡的特点是先对模拟输入信号进行模拟混频正交解调，混频后的信号经模拟低通滤波器后再进行AD采样。由于两路模拟乘法器以及低通滤波器难以达到一致，因此，采样后得到的I、Q两路信道间的幅度往往不平衡，相位正交误差较大。同时，随着模拟输入频率的增加，对于模拟低通滤波器、AD器件的采样率设计要求也越来越高。另外，随着采样率和采样的提高，现有的PCI、PCI—E等接口规范，其数据传输速率也难以达到设计要求。

　　2 新型数据采集卡设计思想

　　数据采集作为数字接收机的重要组成部分，其在处理带宽和数据传输速率方面应当具有很好的灵活性和可扩展性，而传统的数据采集卡难以满足这些要求。基于数字信号处理的优点，是将模拟中频输入先进行AD采样，采样后得到的数据再送入数字下变频器件进行数字下变频处理后，再通过PCI总线将数据读入上位机。图2所示为新型数据采集卡的结构框图。

　　同模拟I、Q正交解调相比，数字I、Q不仅省掉了一个ADC，更为重要的是，两个支路的乘法器、滤波器功能均可在数字域内通过算法的编写灵活实现，并可完全做到一致，从而有效地提高了镜像抑制比，且数字滤波性能也高于模拟滤波器。同时，将采样数据经过数字下变频器进行下变频处理，也可以降低数据流速率，从而满足对后续数据实时性处理的要求。因此，在中频、甚至射频对输入信号进行数字化，对数据采集系统的研制具有重要意义。

　　3 新型中频数据采集卡设计

　　图3所示为新型数据采集卡的整体结构框图。由图3可见，该采集卡结构中主要包括AD采样、DDC处理、FPGA逻辑控制、缓存以及接口等几部分。

　　3．1 AD采样

　　本采集卡要求采样为14位、采样速率为100MSPS，为此，可选用美国Analog公司的AD*5。为了保证14位，AD*5的时钟信号应由高稳定性、极低相位噪声的时钟源提供，同时，为了达到性能，AD*5的时钟还应采用差分输入，因为差分输入方式能改善对高次谐波的抑制，同时对于电源或地线上的寄生噪声以及由于反馈引起的本地振荡等共模信号也有很高的抑制能力。

　　此外，AD采样后所得到的数据可分两路进入FPGA，其中一路直接进入FPGA，待采样数据进入FPGA后，再做处理；另一路经数字下变频器，对采样数据进行下变频处理后再进入FPGA。

　　3．2 数字下变频

　　数字下变频的主要作用是将A／D采样所得到的中频信号进行下变频处理后移至基带。它主要利用数控振荡器(NCO)产生与输入中频信号频率相同的正弦和余弦本振信号，再经混频后对结果做低通滤波，即可完成对中频信号的下变频操作。

　　GC4016是Graychip公司推出的专门用于数字下变频的芯片，该芯片内置4个独立的相同下变频电路，它可将一个高达90 MHz的实采样信号下变频到任意频率，其内部的抽取滤波器还可以将输出速率降到采样速率的l／32倍到1／16384倍。GC4016的总体框图如图4所示。图4中的交错开关用于控制输入数据与下变频通道的对应关系。

　　从功能上来看，数字下变频器主要包括两个部分，部分是数字控制振荡器(NCO)和混频器，主要用来把数字化的中频信号搬移到基带；第二部分是多级抽取，用以得到期望的载波频率。

　　可以看出，DDC抽取部分由3个FIR滤波器级联构成，其中一个是级联积分梳状(CIC)抽取滤波器，另外两个是抽取因子为2的可编程抽取滤波器。CIC滤波器相对来说结构简单，乘法运算比较少，只使用加法和延迟运算，可对信号进行粗略的低通滤波，适合于处理高速率的数字信号，而且抽取因子是可编程的，这是满足通带频率参数和多速率处理的关键，可降低后级滤波器的复杂度。当然，由于是粗滤波，它的幅度响应不够理想，也可能在通带内对有用信号进行衰减。紧接着CIC滤波器是补偿FIR滤波器(CFIR)，其结构相对也比较简单，只有2l阶，主要功能是补偿由前级CIC滤波器引起的衰落，同时对信号进行进一步的低通滤波和2倍抽取。一个级联的是可编程FIR滤波器(PFIR)，结构复杂，有63阶，因此一般放在末级，用来处理低速信号，可对信号进行2倍抽取并完善滤波效果。

　　总的来说，CFIR和PFIR都是线性相位滤波器，在数据转换中，都具有很好的特性。

　　信号经过混频和滤波后，再就是重采样，重采样会独立地滤波并改变每个通道的输出数据率。重采样通常用来增加采样数据率，以满足与外部电路所要求的字速率和位速率的匹配。

　　GC4016可以通过合并通道来增大输出信号的带宽，即增大数据速率。即可以将A、C合并为一个通道，B、D合并为一个通道，合并后的输出数据率是原来的2倍。通常可将带宽增大为原来的4倍。

　　3．3 FPGA逻辑控制

　　FPGA是本采集卡的模块，可由时钟及触发源控制、DDC控制、数据处理、FIFO存储控制等模块组成，图5所示是其逻辑控制框图。

　　时钟及触发控制模块主要用于完成内、外时钟源选择，内、外触发源选择以及数据通路选择等控制命令的接收和发送；DDC控制模块是采集卡重要、也是独创性的部分，它主要完成对GC4016芯片255个32位寄存器的控制字发送，从而实现其内部模块功能，其控制指令是载波频率、相位信息、增益控制、各滤波器及重采样中抽取因子的设置以及输出方式设置等。

　　数据处理模块可完成对数据标志位的处理以及必要的数据合并或分解处理，FIFO存储控制模块则可产生FIFO工作的控制时序。

　　3．4 缓存及接口

　　因为PCI总线接口数据传输效率非常高，而A/D采集数据的效率较低，所以，为了实现数据的高速传输，本设计采用IDT公司的FIFO芯片IDT72T72105来实现板上缓存，采样后的数据经过缓存后，再由PCI总线接口控制器读取，这样可以保证数据的实时性传输。

　　实现PCI总线接口的方式有两种，一种是采用专用PCI接口芯片，但专用芯片价格昂贵、功能繁杂、不能灵活配置、不利于系统的升级优化；另一种是进行基于IP核的FPGA设计，这种方法多用在设计者只需要用PCI接口的部分功能的场合。本设计采用第二种方式来实现PCI总线的数据传输，利用FPGA进行PCL总线设计，可以在单片FPGA中同时完成PCI接口和用户逻辑的设计，该方法可缩减成本，而且设计灵活，集成度高，并可减少资源浪费。

　　4 实验结果

　　本系统密集度高，芯片多为BGA封装，故在布局时应注意将数字部分和模拟部分尽量分开，以避免数字电路通过线间分布电容对模拟电路产生干扰。另外，在应用场所周围，如存在强干扰电磁场，还应在模拟电路部分加屏蔽措施。图6所示是用100 MHz内部时钟来对频率为3MHz的正弦信号进行采样，同时设置DDC本振频率为2．999 MHz，5阶差分梳妆滤波器抽取因子为25 (即总抽取因子为25x2x2=100)所获得的波形及频谱图。

　　若系统时钟为100 MHz，总抽取率为100，则系统对下变频信号的采样率为l MHz，而数字下变频后的信号频率为l kHz。根据Nyquist采样定理，使用1 MHz的采样率对l kHz的信号进行采样，完全可以不失真地恢复原始信号，即信号应当出现在1kHz处。但是，为了能让用户直观地从频谱图上读出原始信号的频率，可以在频谱图上显示差频频率加上本振频率后的信号频谱图，故本该出现在1 kHz处的信号，搬移到了3 MHz处，图中的信号出现在了3000．015 kHz处，这与理论分析一致。

　　5 结束语

　　本系统除了ADC及电源转换芯片外，全部采用BGA封装，这种设计使得整个系统体积小巧，集成度高。系统的数字下变频功能完全通过FPGA对数字下变频器件的重新配置来实现，因而提高了系统的灵活性，解决了传统数字接收机的缺点，体现了软件无线电技术的优越性。