用于零延迟缓冲器的PLL设计

　　摘要：本文设计了一款用于零延迟时钟缓冲器的PLL,采用一种结构简单并且实现低失配的电荷泵,详细阐述了对噪声有很强抑制作用的一种差分结构的压控振荡器,采用CSMC 0.5μm N阱CMOS工艺,在3.3V电源电压下,该PLL的工作频率范围为10MHz-140MHz,周对周抖动为45ps@50MHz,功耗为4.8mW,芯片面积为1.2μm×1.7μm。

　　1 引言

　　随着半导体技术的不断发展，很容易实现复杂的数字和混合信号集成在一个芯片上，这对于驱动整 个电路工作时钟信号提出了越来越高的要求，对高速数字电路来说，时钟信号的稳定程度直接影响了电 路能否正常工作。锁相环电路的产生无疑解决了这些问题，它被广泛用于通信和控制领域[1]。由于锁相 环可以的跟踪输入信号，对于那些需要多个时钟信号的电路来说，依靠这种方法可以避免使用多个 难以同步的外部信号源，而产生多个高度同步的具有高度频率相位稳定的时钟信号[2]。这就是由锁相环 构成的时钟缓冲器，它能提供可选择的系统时钟函数，优化高性能计算机的系统时序。

　　本文在传统锁相环结构的基础上进行改进，设计了一款用于多路输出时钟缓冲器中的锁相环，其主 要结构包括分频器、鉴频鉴相器（PFD）、电荷泵、环路滤波器和压控振荡器(VCO)。在鉴相器前采用预 分频结构减小时钟信号在传输过程中受杂散分布的电容电感的影响，避免产生信号畸变、漂移等严重影 响电路随时钟工作的现象。PFD 比较两个分频器的信号，产生误差信号对电荷泵进行充放电，电荷 泵产生的模拟信号经过环路滤波器后调节VCO 频率。VCO 输出后的分频器的分频系数与预分频系数相 等，目的是使输出与输入的时钟信号频率相同，起到缓冲而不是分频的效果。锁定后实现输入与输出信 号零延迟。

　　2 电路结构

　　2.1 鉴频鉴相器（PFD）

　　PFD 产生关于频率和相位误差的信号，其脉冲宽度与相位误差成比例的变化，传输给电荷泵及环路 滤波器引起压控振荡器控制电压的变化，进而改变振荡频率。电路工作的进程如图2 所示，这是一个下降沿比较的结构，由两个基本RS 触发器和两个带复位端的RS 触发器组成。这种鉴相器不仅可以对相位 进行比较，也可以对频率进行比较，锁存结构记忆了前的输入信号状态，从而决定了下的输出 状态。

　　从复位信号有效开始考虑，以参考时钟超前为例，in1 的下降沿首先使A 由高变低,接下来的in2 下降 沿也使B 由高变低，四输入与非门的四个输入端都为高，复位信号RN 变低（有效），使A 和B 在很短 的时间内变高 。下一个周期重复前一个步骤。反向器的作用是为了消除进入电荷泵的信号上的毛刺。另 外由于复位信号是由四输入与非门产生的，其本身的延时足以使复位脉冲有一定的宽度，减小鉴相死区， 又不至于太宽出现错误的输出波形。

　　2.2 电荷泵(CP)

　　电荷泵设计的关键是降低抖动和电流失配引起的毛刺以及在开关瞬间的电荷转移。调节电荷泵的尺 寸使匹配电流、增益、电容参数得到优化。本文的电荷泵结构简单，如图2 所示，由M1~M4 组成连个 共源共栅结构的恒定电流源，高的输出阻抗使其接近理想的电流源，输出电阻近似为(gm2+gmb2)ro2r01 或者 (gm3+gmb3)ro3r04。UP 和DN 信号经过反向器作为电荷泵的充放电开关，v1~v4 是由基准电路产生的固定 电平，使电流源工作在饱和区，关系满足v2＞v1＞v3＞v4。当UP 为低DN 为高时，上半部分电路导通， 通过反向器内部的电源对电容充电；反之，则下半部分导通，Vctrl 通过M3、M4 及反向器内部对地放电； 另外，由于开关不与输出直接相连，几乎不受电荷注入的影响，同时四个管子在工作都处于饱和状态可 以消除电荷分享效应。在锁定情况下，PFD 产生同样宽的基本脉冲[3]UP 和DN，使电荷泵的灌电流和源 电流相等，这样输出的净电流为0 ，保持VCO 的控制电压不变。

　　由于电荷泵是个对电流匹配程度要求极高结构，因此在设计尺寸方面，要增大电流源的沟道长度， 以减小沟道长度调制效应的影响，这种结构下电荷泵电流失配率仅为2.18%。

　　2.3 压控振荡器（VCO）

　　VCO 由五级差分延时单元构成的环行振荡器。环行振荡器对VCO 性能起着决定性的作用，它的关键 性能指标包括线性度、相位噪声和抖动，因此设计从这三个方面考虑进行优化。 本文的延时单元是在传统的差分结构上改进而来的，改进后的结构如图3 所示。

　　通过改变延时单元的 控制电压来改变每个单元的延时，调节频率的变化，电流源的偏置电压bias 是控制电压Vctrl 经过偏置电 路产生的,两者满足一定的函数关系，它们共同变化使VCO 的输出电压摆幅随频率变化的幅度不至于过 大，同时很好的保证了频率与控制电压的线性关系。

　　延时单元选用采用差分结构是因为它有较好的噪声抑制作用，消除了噪声耦合中项分量，大大减小了电源噪声的影响[3]，N 阱也对P 衬底的噪声进行了隔离；选用PMOS 差分对是考虑到PMOS 管比 NMOS 管有较小的1/f 噪声和较小的噪声跨导，对同样的噪声电压，跨导小的PMOS 管的输出和噪声电 流小，引起的相位噪声小。由其上边的电流源偏置，对称负载是由二极管连接的NMOS 和同样尺寸的 NMOS 电流源并联组成的。

　　NMSO 电流源有两个作用：其一是通过减小电流而不是减小其宽长比来降低 负载器件的跨导gm,从而在一定程度上提高增益；其二是通过Vctrl 来改变有效的线性负载，调节输出摆幅。 对源端耦合的差分结构来说，差分输入对的衬底通常有两种接法：一是接到源端，消除衬偏效应，但 这种接法使源端到地的电容很大，增加抖动：另一种接法是接到电位上，这样节点电容将减小，但 由于衬偏效应使阈值电压增大，且随共模输入电压而变。因此本文根据实际需要，将衬底接到如图3 中 虚线所示的衬底偏置产生电路上，近似于左边差分结构的一半，使输入对管的衬底电压较源极略高，在 减小源极节点电容的同时，又不至于使阈值电压太大。节点电容的减小也有效降低了VCO 的抖动，改 进后的结构周对周抖动减小。阈值电压随控制电压的变化而变化，从而调节振荡幅度和频率。另外，体 效应还使振荡器起振所需的控制电压减小。至此环行振荡器的三个主要性能都得到了优化。

　　3 仿真结果与版图

　　本设计采用 CSMC 公司的0.5μm 的CMOS 模型进行了仿真，主要使用Hspice 进行仿真，50MHz 下 的仿真结果表明，在VDD/2 时输入与输出延时为0，可实现缓冲器的零延时作用，控制电压Vctrl 的变化过程如图4a 所示，从图中可以看出锁定时间为0.31ms,功耗为4.8mV。

　　图4b 为压控振荡器的频率随控 制电压变化的曲线，由图中可以看出在工作频率内呈现很好的线性关系，这主要是由VCO 的结构决定 的。增益为83.3MHz/V，有资料表明，与高增益结构相比，较低的VCO 增益会使由耦合噪声抖动大大减小[4]。 图5 为该PLL 的版图，整个版图面积为1.2μm×1.7μm,版图设计使用的是Cadence Virtuoso 工具，在 设计中注意完全对称规则，抑制共模噪声。

　　另外，整个芯片包括许多数字控制电路，为了抑制其引入衬 底噪声采用隔离环进行隔离，并将数字电路与模拟电路尽量远离，实现电源、衬底和地的很好的隔离。

　　结论：本文采用CSMC 0.5um 工艺设计了一款用于零延时缓冲器的PLL，仿真结果表明，在负载电 容为15pF 时的周对周抖动为45ps，在满足各项要求的同时实现了时钟所要求的低抖动性能。完全满足 零延迟时钟缓冲器的要求，本设计产品已通过J750 的测试，证明符合应用要求。

　　本文的创新点在于采用了共源共栅结构的电流源提供充放电点流，增大输出阻抗，当控制电压有微 小变化时不会引起点流发生大的变化，因此这种结构能提供更好的匹配点流。另外，压控振荡器两个输 入对管的衬底接法也是本文的创新点，能有效的抑制衬底噪声。