Coo1Runner-Ⅱ器件实现CPU接口和寄存器模块

时间：2008-09-19

　　此接口实现CPU对CPLD 寄存器的访问，CPLD与PXA270的静态存储器接口相连，工作在16位VLIO模式下。此接口工作在104 MHz(CPU时钟)，CPU片选、写使能和读使能信号被用来解码CPU周期。CPU地址位A9被用来区分是当前要访问CPLD寄存器，还是SRAM。当A9=0时。访问CPLD寄存器；当2A9=1时，访问SRAM。

上一篇：Coo1Runner-Ⅱ器件实现IDE功能模块

下一篇：Coo1Runner-Ⅱ器件实现CPLD寄存器

免责声明: 凡注明来源本网的所有作品，均为本网合法拥有版权或有权使用的作品，欢迎转载，注明出处。非本网作品均来自互联网，转载目的在于传递更多信息，并不代表本网赞同其观点和对其真实性负责。