对于SFI-4接口设计来说，输入时钟频率较高，为622.08 MHz。由于该时钟不是内部FPGA能处理的系统频率，所以时钟设计显得更加重要。Xilinx Virtex-5器件内部提供了高速的I/O时钟和区域时钟网络，IO时钟能处理的接口频率高达710 MHz。而普通的全局时钟网络处理频率不超过600 MHz，因此必须利用lO时钟BUFIO和区域时钟BUFR来设计SFI-4接口的时钟方案。接收端的时钟如图所示，发送端的时钟如图2所示，分别对应于RXCLOCKING模块和TX CLOCKING模块。
图 接收端的时钟
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