存储器管理部件的设计实现

　　摘　要：主要介绍了一款３２　ｂ的ＲＩＳＣ结构ＣＰＵ的存储器管理部件的设计。在对存储器管理部件的原理，存在的必要性等方面进行介绍的基础上，对设计的存储器管理部件的结构，３种地址转换机制：实地址转换、块地址转换及段页式地址转换，以及部分单元电路等方面进行了详细的介绍。

　　随着处理器主频的不断升高，访问存储器的速度就越来越成为制约处理器性能提高的瓶颈。如何更加有效地管理好更多的存储空间成了急待解决的问题。本文是基于某３２　ｂ微处理器芯片研制而提出的，该ＣＰＵ是一个高集成度的、深亚微米工艺制造的高速超标量微处理器。本文将介绍其存储器管理单元的地址变换机制的体系结构设计及电路实现。

　　１存储器管理部件概述

　　存储器管理部件（Ｍｅｍｏｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ，ＭＭＵ）的主要任务是将由处理器发出的有效的是地址转换为存储器的物理地址。程序访问存储器使用的是有效地址，而处理器访问存储器使用物理地址［１］。其转换方式主要有实地址模式、块地址转换和段页式地址转换３种。在地址转换过程中，ＭＭＵ把ＣＰＵ发出的３２　ｂ有效地址转换成５２　ｂ虚拟地址，然后再转换成３２　ｂ物理地址。有效地址空间分为段（２５６　Ｍ）或块（１２８ｋ￣２５６　Ｍ）。段内再进一步细分为４　ｋＢ的页。对于每个块或页，由操作系统产生地址描述符（页表项ＰＴＥ或ＢＡＴ项）；在块或页被访问时，ＭＭＵ利用这些描述符产生物理地址、保护信息及其他控制信息，为了快速访问，还设计了ＴＬＢ和ＢＡＴ寄存器。

　　图１是ＭＭＵ的结构框图。有效地址的高２０位ＥＡ０￣ＥＡ１９转换成物理地址的ＰＡ０￣ＰＡ１９，低１２位ＥＡ　２０￣ＥＡ３１作为页内偏移量不转换。地址转换之后，ＭＭＵ根据产生的３２　ｂ物理地址访问存储器子系统。

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　　２地址转换机制

　　如图２所示。当机器状态寄存器ＭＳＲ［ＩＲ］＝０或ＭＳＲ［ＤＲ］＝０，采用实地址转换模式，即直接把有效地址当作物理地址去访问存储器；当有效地址范围比连续的物理存储器的单页（４　ｋＢ）大时，采用块地址转换（ＢＡＴ），这时ＭＳＲ［ＩＲ］＝１和／或ＭＳＲ［ＤＲ］＝１，匹配的ＢＡＴ项的优先级比任何段描述符都要高，完全忽略段描述符的信息；当ＭＳＲ［ＤＲ］＝１或ＭＳＲ［ＩＲ］＝１，且地址不由ＢＡＴ机制进行转换，当相应的段描述符的Ｔ＝０时，选择段地址转换模式。

　　图３所示为块地址转换的ＢＡＴ阵列比较流程。块地址转换由ＢＡＴ阵列实现，ＢＡＴ阵列存有８个存　储器块的地址转换信息，ＢＡＴ阵列由操作系统维护，通过一组１６个专用寄存器实现，每块由一对ＢＡＴ寄存器（ＢＡＴＵ，ＢＡＴＬ）组成，保存着块的有效地址和物理地址的对应关系。进行指令地址转换和数据地址转换各有４对ＢＡＴ寄存器。ＢＡＴ阵列采用了全相联结构，所以地址可以存放在任意一个ＢＡＴ［２］。另外，４个ＢＡＴ项的有效地址字段同时与访问的有效地址比较来检查是否匹配。每对ＢＡＴ寄存器定义了块的有效地址的起始地址、块的尺寸、物理地址空间相应的块的起始位置。如果一个有效地址在一对ＢＡＴ寄存器定义的范围内，其物理地址将由块的物理地址的起始地址加上低端的有效地址偏移量组成。　

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　　下面的方程式定义了对于一个特定的访问，ＢＡＴ项是否有效：

　　ＢＡＴ项有效＝（Ｖｓ　＆　ＭＳＲ［ＰＲ］）｜（Ｖｐ　＆　ＭＳＲ［ＰＲ］）

　　对于给定的访问，若ＢＡＴ项无效，将不会进行地址转换。

　　ＢＡＴ寄存器（ＢＡＴＵ，ＢＡＴＬ）存放的是存储器块的有效地址与物理地址的映射关系。该映射包括用于与有效地址相比较的有效地址位、存储器／ｃａｃｈｅ访问模式位、块保护位。块的尺寸和起始地址由物理块号和块尺寸的定义。对块内的物理存储器的访问流程如图４所示。

　　页地址转换使用段描述符（提供虚拟地址和保护信息）和页表项（即ＰＴＥ，提供物理地址和页保护信息）。段描述符由操作系统编程，为段提供虚拟ＩＤ。另外，操作系统还在存储器中创建页表以提供虚拟地址（在ＰＴＥ）到（存储器页）物理地址的映射关系。有效地址到物理地址的转换如图５所示。

　　在概念上，每次访问都必须通过查找存储器的页表进行地址转换，所以，为了提高性能，采用了片上ＴＬＢ来缓存一部分常用的ＰＴＥ，以此减少大部分访问的时间。因此，地址转换的步将会是ＴＬＢ查找。如果可以找到需要的ＰＴＥ，就不需查找页表。

　　页表采用了可变长的数据结构，定义了虚拟页号与物理页号的映射关系。页表包含有许多页表项组（ＰＴＥＧ），１个ＰＴＥＧ有８个８　Ｂ的ＰＴＥ，因此，每个ＰＴＥＧ是６４　Ｂ长。ＰＴＥＧ地址是页表搜索操作的起点。对于一个给定的ＰＴＥ，我们定义他可能存放在２个ＰＴＥＧ中１６个可能位置的任意一个。

　　页表搜索操作定义为在ＰＴＥＧ和第二ＰＴＥＧ中查找ＰＴＥ。当页表搜索操作开始时，用虚拟　地址执行散列函数，然后散列函数的输出与ＳＤＲ１寄存器（由操作系统编程）的位连接产生ＰＴＥＧ的物理地址。接着一个接一个地查找ＰＴＥＧ的ＰＴＥ，看是否命中。若未命中，则执行第二散列函数以产生第二ＰＴＥＧ地址，再次进行页表搜索。　

　　图６是ＴＬＢ与虚拟地址的比较电路。用了２个３６　ｂ的动态比较器，每个作为３６个２　输入动态异或门的输入，从而实现３２　ｂ或非功能。图示为其中１　ｂ。只有当２个ＲＡＭ阵列的输出完全相等，ＣＬＫ为高电平时，比较电路会输出命中信号。

　　３结语

　　这种设计方案已在该微处理器上实施，并成功地通过测试。整个设计采用自顶向下的设计方法。前期先用仿真工具调试电路，进行功能测试，然后综合得到满足要求的电路结构，在布局布线工具上生成具体的电路，进行后仿真。在整个ＣＰＵ的设计过程中，存储器的管理非常重要，访存是ＣＰＵ速度的瓶颈，所以如何设计好ＭＭＵ很重要。在该系统存储器的管理实现中，参考了很多类似结构，进行了几套方案的比较，才满足设计的要求。

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