非均匀采样硬件设计

　　非均匀采样系统的实现可以包括两个方面：

　　（1）对信号进行非均匀采样得到非均匀采样信号；

　　（2）进行非均匀采样算法处理。

　　前一个方面主要是硬件实现的问题，即如何在硬件上实现对信号的非均匀采样，后一个方面主要是选择合适的处理算法，以便对信号进行适当的处理，得到所需的结果。

　　从一般意义上来看，信号的每个采样点需要两个量来代表：采样值大小和采样时间。对于均匀采样，由于任何两个采样点的间隔都是相等的，因此，均匀采样只需要记录采样值和标记采样点的顺序即可。但是，对于非均匀采样，由于采样点的间隔是不相等的，因此，非均匀采样除了要记录采样值大小以外，还需要记录采样时间。在实际实现中，非均匀采样必须考虑如何在特定的时间点上进行采样，这在对采样时间的要求很高时，会非常难以实现。比如，要对1GHz的正弦信号进行采样，则采样时间的就必须是几个ps。

　　对信号进行非均匀采样的关键是如何控制ADO进行采样。有两种方法可以采用：（1）产生非均匀的采样时钟送往ADC；（2）ADO的采样时钟是均匀时钟，但是，通过控制ADO什么时候开始工作来实现非均匀采样。这两种方法都需要非均匀的控制信号。按照非均匀采样的理论，每个采样点的采样时间应该是完全随机的，但是这在实际实现中是不可能的或者很难实现。因此，可以选择伪随机采样脉冲或者伪随机控制信号。伪随机采样脉冲或者伪随机控制信号的实现如图1所示。

图1 伪随机采样脉冲产生电路

　　图1中，两个伪随机码产生电路产生伪随机码序列，分别送往计数器1和计数器2，作为计数器的预设值；计数器对高频时钟进行计数，当计数器溢出时，就会产生一个脉冲；控制电路实现控制计数器1和计数器2的切换。由于伪随机码产生电路产生的数值是伪随机的，因此计数器输出脉冲的宽度也是伪随机的。，两个计数器产生的伪随机脉冲经过脉冲合成电路，形成所需要的伪随机采样脉冲或者伪随机控制信号。

　　根据上面的论述，非均匀采样系统的实现框图如图2所示。

　　非均匀采样系统的硬件采用DSP和CPLD（可编程逻辑器件）控制AD的采样时间，实现非均匀采样，在DSP中进行信号分析和处理，得到非均匀采样信号的频谱。硬件系统总框图如图3所示。

           
　　图2 均匀采样实现的原理框图                                                                                图3 系统硬件框图

　　图3所示中，时钟芯片提供均匀时钟到DSP和CPLD，DSP和CPLD根据该时钟正常工作。DSP输出一个决速的时钟信号到CPLD，CPLD将该时钟信号进行延时和分频，得到一个较慢的非均匀时钟信号，该非均匀时钟的时间间隔为事先约定，这些时间间隔也存储在DSP芯片中，以供非均匀采样算法随时调用。CPLD输出非均匀时钟信号到AD芯片，AD芯片根据该时钟信号将模拟信号转换成数字信号，该数字信号就是非均匀采样信号。AD芯片通过DB数据总线将非均匀采样信号送到DSP，DSP对采样信号进行算法处理，得到处理结果。DSP芯片将处理后的结果通过USB芯片送到PC，以供迸一步的信号分析、信号显示、存储或者通过Internet传输到其他系统。图中JTAG为DSP的仿真接口，提供整个系统的仿真调试。

　　根据以上分析，非均匀采样硬件实现主要包括以下几个部分：信号调理电路、非均匀采样脉冲产生电路、采样与数据处理单元及PC接口。

　　信号调理电路的功能主要是把输入信号转换成符合AD模块要求的信号，送往AD模块进行采样。其电路连接如图4所示。

　　非均匀采样脉冲产生电路由可编程逻辑器件（CPLD）来实现的。CPLD选用Xilinx公司XC9500XL系列中的XC95144XL，其工作频率高达177MHz；内含144个宏单元，有3200个门可供用户使用，117个可用LO口；3.3V工作电压，可接受5V、3．3V和2.5V电平的信号。

　　在本实现方案中，CPLD输入时钟的频率为l00MHz。按照实现非均匀采样的基本原理，需要在CPLD内部实现产生一组不同采样频率的电路，实现方法为：（1）在CPLD内部实现多个计数器，这些计数器依次对100MHz的输人时钟进行计数，当计数器溢出后，就产生一个脉冲信号；（2）计数器的预设值是一组预先经过选择的确定数值。

　图4 信号调理电路

　　CPLD的工作过程为：上电后DSP初始化完成后给CPLD一个启动信号，CPLD收到启动信号后开始计数，计数到66后发生溢出，然后输出一个脉冲，同时启动下一个计数器，该计数器计数到61后输出一个脉冲到AD，这样的计数器有十个或者更多，当一个计数器溢出且输出一个脉冲后同时启动个计数器，如此循环，这样CPLD就提供给AD一个小于1.5MHz的非均匀采样时钟信号或者非均匀控制信号。

　　模数转换芯片选用的是TI公司的高速、高AD－THS12082。THS1⒛82的采样速率为8MHz，输出为12位，适用于雷达、图像、高数据采集和通信领域；内部有两个控制寄存器，可以灵活地设置工作方式；模拟输入方式可以配置为两路单端模拟输人或者一路差分输人，可以对两路模拟输入同时进行采样；内部集成了16个字ΠFO，可以减轻处理器的负担；参考电压可由外部提供或者使用内部参考电压。

　　THS12082在差分输入的情况下有两种采样模式：单次采样模式和连续采样模式。设置为单次采样模式时，采样时钟是由内部产生的，THS1⒛82在采样触发脉冲的触发下开始采样；设置为连续采样时，THS12082在外部时钟的驱动下连续进行采样。单次采样模式和连续采样模式的工作时序图分别如图5和图6所示。

图5 单次采样模式工作时序
           
　图6 连续采样模式工作时序

　　在本中，THS12082的工作方式选择如表1所示。

　　表1  工作方式选择表

　　在THS12082能够正常工作前必须对其进行正确的初始化，初始化过程主要是通过操作两个控制寄存器CR0和CR1，来正确配置THS12082。初始化的流程如图7所示。

　图7 THS12O82初始化流程图

　　THS12082与TMS320C6211B硬件连接是通过C6211B外部存储接口，配置在CE3空间，中断信号与TMS320C6211B的外部中断5相连。具体电路连接如图8所示。

　图8 ADO与DSP的连接

　　工作过程为：THS 12082初始化工作完成后开始采样，输出数据先存放在内部的16字FIFO中，当FIFO中的数据量大于设定的数值时，DATA AV信号有效（其有效电平和触发沿的选择可由控制寄存器来设定），于是THS12082发出一个中断信号到DSP，DSP收到中断后对开始读取数据，送到内部RAM中保存 DSP和PC机的接口选择USB 2.0接口实现，芯片选用美国Cypress公司推出的USB 2.0芯片CY7C68013。CY7C680l3是一个非常方便的USB 2，0实现方案，它提供与DSP或者MCU连接的接口，连接方法有两种：Slave ΠFOs和Master可编程接口GPIF。在本中，选用了Slave ΠFOs方式，异步读写。Slave ΠFOs方式是从机方式，DSP可以像读写普通∏FO一样对CY7C68013内部的多层缓冲FIFO进行读写。具体的电路连接如图9所示。FLAGA、FLAGB和FLAGC是CY7C68013内部ΠFa的状态标志，C62llB通过通用I／O口来获得∏FO的空、半满（由用户设定半满的阈值）和满等状态信息。C621lB对CY7C68013内部ΠFO的选择以及数据包的提交也是通过通用IiO口来实现。C62llB通过EMIF接口的CE2空间对CY7C68013进行读写操作。工作过程为：DSP通过USB向PC发送数据时，首先查看空、半满和满这三个状态信号，然后向USB写人适当大小的数据，以保证数据不会溢出；PC机通过USB向DSP发送命令字时，USB通过中断方式通知DSP读取命令字。

　图9 USB与DSP的连接

　　本中CPLD的功能仿真图和时序仿真图分别如图10和图11所示。

　图10 CPLD功能仿真图

　图11 CPLD时序仿真图

　　CPLD程序综合后的资源占用情况如表2所示。

　　表2  CPLD资源占用

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